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VHDL-Cookbook 的查询结果
VHDL/FPGA/Verilog 这是一个语音程序,通过VHDL编译了.大家可以直接调用.其中还包括了键盘程序有需要可以下来
这是一个语音程序,通过VHDL编译了.大家可以直接调用.其中还包括了键盘程序有需要可以下来
VHDL/FPGA/Verilog 用VHDL写的计算器
用VHDL写的计算器，实现加减功能以及ＶＧＡ显示功能，适合VHDL初学者使用。
VHDL/FPGA/Verilog 一个用VHDL完成的8位数显的16进制的频率计
一个用VHDL完成的8位数显的16进制的频率计
VHDL/FPGA/Verilog JOP的RAM VHDL源码
JOP的RAM VHDL源码，经典的经典，不易找到的好东东，
VHDL/FPGA/Verilog VHDL语言编写的FIR滤波器源码 对于嵌入式设计者有很好的指导作用
VHDL语言编写的FIR滤波器源码
对于嵌入式设计者有很好的指导作用
VHDL/FPGA/Verilog 该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图.
该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图.
VHDL/FPGA/Verilog fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过
fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过
VHDL/FPGA/Verilog fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
VHDL/FPGA/Verilog dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
VHDL/FPGA/Verilog m序列在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
m序列在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过