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VHDL模块 的查询结果
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VHDL/FPGA/Verilog :介绍了基于FPGA的FIR数字滤波器的设计与实现,该设计利用Matlab工具箱设计窗函数计算FIR滤波器系数,并通过VHDL层次化设计方法,同时FPGA与单片机有机结合,采用C51及VHDL语言模块
:介绍了基于FPGA的FIR数字滤波器的设计与实现,该设计利用Matlab工具箱设计窗函数计算FIR滤波器系数,并通过VHDL层次化设计方法,同时FPGA与单片机有机结合,采用C51及VHDL语言模块化的设计思想及进行优化编程,有效实现了键盘可设置参数及LCD显示。结果表明此实现结构能进一步完善数据的快速处理和有效控制,提高了设计的灵活性 ...
VHDL/FPGA/Verilog VHDL语言编写的全功能串口模块（包含DTR
VHDL语言编写的全功能串口模块（包含DTR，RTS等管脚），在CPLD器件上测试通过
VHDL/FPGA/Verilog vhdl实现的显示模块的源代码
vhdl实现的显示模块的源代码，是电子竞赛的必备源码
VHDL/FPGA/Verilog 电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序
电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序
VHDL/FPGA/Verilog 24位AD PCM1770的VHDL控制模块
24位AD PCM1770的VHDL控制模块，经实践检验可用
VHDL/FPGA/Verilog 原创：基于VHDL语言编写的电子钟。采用模块化编写
原创：基于VHDL语言编写的电子钟。采用模块化编写，可以调整时间，采用动态扫描显示时分秒
VHDL/FPGA/Verilog 基于VHDL的10位定点数转浮点数模块源代码
基于VHDL的10位定点数转浮点数模块源代码，可综合
VHDL/FPGA/Verilog 通用的基于状态机的VHDL按键及信号去抖动模块
通用的基于状态机的VHDL按键及信号去抖动模块，非常有用
VHDL/FPGA/Verilog utopia接口模块VHDL源码,实现UTOPIA接口功能,可进行UTOPIA接口仿真
utopia接口模块VHDL源码,实现UTOPIA接口功能,可进行UTOPIA接口仿真
VHDL/FPGA/Verilog 一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证
一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证