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VHDL模块 的查询结果
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VHDL/FPGA/Verilog vhdl语言编写秒表程序 内含每个模块的源程序
vhdl语言编写秒表程序
内含每个模块的源程序
VHDL/FPGA/Verilog 用vhdl实现的电子琴中的音乐播放模块
用vhdl实现的电子琴中的音乐播放模块，可以实现自动播放以及手动播放功能
VHDL/FPGA/Verilog VHDL语言编写的脉冲控制器实例模块
VHDL语言编写的脉冲控制器实例模块
VHDL/FPGA/Verilog 频率合成器实例模块（VHDL编写）
频率合成器实例模块（VHDL编写）
VHDL/FPGA/Verilog 原创,基于VHDL的数字钟代码(各功能模块请自己完成)
原创,基于VHDL的数字钟代码(各功能模块请自己完成)
VHDL/FPGA/Verilog 是用VHDL语言写的对A/D转换模块的控制程序
是用VHDL语言写的对A/D转换模块的控制程序，希望对大家有帮助。
VHDL/FPGA/Verilog 这是一个用VHDL语言描述的I2C自动配置模块
这是一个用VHDL语言描述的I2C自动配置模块，使用了来自opencores.org的I2C核，已在altera的cyclone芯片上调试通过
VHDL/FPGA/Verilog VHDL描述的简易图像缩小模块
VHDL描述的简易图像缩小模块，将PAL制720×576的图片缩小为512×410，采用最近临域法，13.5MHz时钟下可实时处理PAL视频。
书籍源码 液晶模块输出VHDL程序 程序实现的功能是标准的16×2字符型液晶模块上显示字符串
液晶模块输出VHDL程序
程序实现的功能是标准的16×2字符型液晶模块上显示字符串
VHDL/FPGA/Verilog 介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。
介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。