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VERILOG-HDL 的查询结果
VHDL/FPGA/Verilog 曼彻斯特编码实现
曼彻斯特编码实现，verilog HDL 做的，我也是从网上下的
其他 文通过ALTERA公司的quartus II软件
文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。 ...
其他 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现 ...
VHDL/FPGA/Verilog VHDL是由美国国防部为描述电子电路所开发的一种语言
VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强 ...
其他嵌入式/单片机内容 FPGA音乐试验
FPGA音乐试验，语言：verilog HDL
VHDL/FPGA/Verilog FIFO先进先出队列
FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）
VHDL/FPGA/Verilog 几个常用的接口实验的程序代码
几个常用的接口实验的程序代码，用Verilog HDL语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。
VHDL/FPGA/Verilog 这是CAN总线控制器的IP核
这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。
VHDL/FPGA/Verilog 华为内部的FPGA设计培训教程
华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。
VHDL/FPGA/Verilog 此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA
此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA，适合于FPGA及Verilog HDL的初学者，配套EasyFPGA030开发套件。