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V-F 的查询结果
VHDL/FPGA/Verilog 一个超前进位加法器（及其testbench) .v文件
一个超前进位加法器（及其testbench)
.v文件
VHDL/FPGA/Verilog 一个桶形移位寄存器的.v文件
一个桶形移位寄存器的.v文件，含testbench
VHDL/FPGA/Verilog 一个简单状态机的.v文件
一个简单状态机的.v文件，含testbench
文章/文档 递归下降分析法 （1）E->TG （2）G->+TG|—TG （3）G->ε （4）T->FS （5）S->*FS|/FS （6）S->ε （7）F-
递归下降分析法
（1）E->TG
（2）G->+TG|—TG
（3）G->ε
（4）T->FS
（5）S->*FS|/FS
（6）S->ε
（7）F->(E)
（8）F->i
企业管理 function [beta,alfa] = AIDyadDown(afine,D,F,EF) ％ AIDyadDown -- Average-Interpolating DownSampling
function [beta,alfa] = AIDyadDown(afine,D,F,EF)
％ AIDyadDown -- Average-Interpolating DownSampling Operator
微处理器开发 非常好的,书籍希望对大家有帮助,按时地方 大师傅大师傅反对f大概标点符号晶体管人大幅度噶大使馆臭豆腐赶得上豆腐干愤怒解放活动广泛不能15666302002
非常好的,书籍希望对大家有帮助,按时地方 大师傅大师傅反对f大概标点符号晶体管人大幅度噶大使馆臭豆腐赶得上豆腐干愤怒解放活动广泛不能15666302002
VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver
crc_table.c is for reset seed( 0000 )
crc_table_1.c is for reset seed( ffff)
CRC16_D8_m.v is a verilog module of byte paralle crc.
CRC16_D8_m_tb.v is the testbench file of above module.
VC书籍 使用C语言写的D F P变尺度法子程序
使用C语言写的D F P变尺度法子程序，优化的用来分享
VHDL/FPGA/Verilog 数字计算机的设计coric,利用 verilog实现,格式为.v格式.详细见文件注释
数字计算机的设计coric,利用 verilog实现,格式为.v格式.详细见文件注释
通讯/手机编程 本程序是对V-BLAST系统及其检测算法的仿真
本程序是对V-BLAST系统及其检测算法的仿真，可采用BPSK,QPSK,16QAM,64QAM调制。检测算法为ML，MMSE,ZF,以及采用迫零的连续干扰消除检测算法。