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系统设计方案 本系统使用VHDL语言进行设计
本系统使用VHDL语言进行设计，采用自上向下的设计方法。目标器件选用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 进行VHDL程序的编译与综合，然后用Modelsim Xilinx Edition 6.1进行功能仿真和时序仿真。
VHDL/FPGA/Verilog 信道估计Verilog编程
信道估计Verilog编程，本程序开发环境为Xilinx ISE7.1
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VHDL/FPGA/Verilog 开发环境ise6+
开发环境ise6+，fcram快速循环ram,这个市控制器源代码，xilinx提供
VHDL/FPGA/Verilog booth乘法器电路
booth乘法器电路，基四实现，附带有testbench
软件设计/软件工程 Testbenches have become an integral part of the design process, enabling you to verify that your HD
Testbenches have become an integral part of the design process, enabling you to verify that
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testbench is thoroughl ...
嵌入式/单片机编程 高速串行IO方面的一本电子书
高速串行IO方面的一本电子书，是xilinx公司发布的，认为相当不错，供大家一起学习
微处理器开发 This a c_based JATG.This code assumes that you have a JTAG parallel cable connected to your PC // W
This a c_based JATG.This code assumes that you have a JTAG parallel cable connected to your PC
// Works with Xilinx parallel III or Altera ByteBlasterMV/