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VHDL/FPGA/Verilog 设计四 拔河游戏机 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管
设计四 拔河游戏机
1、 设计一个能进行拔河游戏的电路。
2、 电路使用15个(或9个)发光二极管，开机后只有中间一个发亮，此即拔河的中心点。
3、 游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。
4、 亮点移到任一方终端二极管时，这一方就获胜，此时双方按 ...
其他嵌入式/单片机内容 硕士论文
硕士论文，viterbi译码器的低功耗设计，最后附带源码，VHDL
VHDL/FPGA/Verilog 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】
【经典设计】VHDL源代码下载～～
其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】
基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编 ...
其他嵌入式/单片机内容 GAL设计的累加器
GAL设计的累加器，译码器的原代码。已经测试成功，并且生成可烧写的JED文件！
其他 EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准
EWB做的多功能数字钟
由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒，
可发挥部分：使闹钟具有可整点报时与定时闹钟的功 ...
SCSI/ASPI 将4MHz的访波输入到ccc模块上
将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码 ...
其他 密码锁的VHDL实现
密码锁的VHDL实现，分为几个部分。包括除颤抖电路，译码器，等
matlab例程 目录结构 ├─WuYuFei ├─WuYufei_matlab ├─cap_turbo ├─mother └─paper constituent_decoder_SemiTh.m co
目录结构
├─WuYuFei
├─WuYufei_matlab
├─cap_turbo
├─mother
└─paper
constituent_decoder_SemiTh.m
constituent_decoder_logmap.m
constituent_decoder_max.m
constituent_decoder_Th.m
这四个文件是子译码器
interleaver_3GPP.m
3GPP标准的交织器。Turbo.m中可以选择是用伪随机交织还是3GPP标准交织
decod ...
系统设计方案 本人把这次课程设计作为培养实践能力的初次练兵
本人把这次课程设计作为培养实践能力的初次练兵，以数字通信中的编码器、译码器及锁存器为核心设计了八路抢答器。
VHDL/FPGA/Verilog 本程序以XILINX公司的ISE８.２为开发平台
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了一个简单的译码器，适合处学者