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RS译码器 的查询结果
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VHDL/FPGA/Verilog 用vhdl语言编写译码器
用vhdl语言编写译码器，呵呵，希望有所帮助
单片机开发 七段数码显示译码器设计
七段数码显示译码器设计，通过按钮输入四位二进制数，数码管显示0到F的输出显示。
VHDL/FPGA/Verilog 3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3
3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3，原理图源文件保存在MyProject目录中，为138decoder.gdf，另有我写的实验报告，呵呵，适合仿真入门
数据结构 哈夫曼编/译码器:利用哈夫曼编码进行通信可以大大提高信道利用率
哈夫曼编/译码器:利用哈夫曼编码进行通信可以大大提高信道利用率，缩短信息传输入时间，
降低成本，但是，这要求发送端通过一个编码系统对待传输数据先进行编码，在
接收端将传来的数据进行译码。对于双工信道（可双向传输的信道），每端都需
要一个完整的编/译码系统。 ...
VHDL/FPGA/Verilog 2-4译码器
2-4译码器
压缩解压 哈夫曼编码译码器,能在文章中查找和计算出字母的位置和字数。
哈夫曼编码译码器,能在文章中查找和计算出字母的位置和字数。
通讯/手机编程 用verilog编写的bch译码器
用verilog编写的bch译码器，包括测试文件，随机加载了比特流，进行了测试。
数据结构 哈夫曼编码^译码器 数据结构经典实验 我们大多数情况下作为参考
哈夫曼编码^译码器 数据结构经典实验 我们大多数情况下作为参考
VHDL/FPGA/Verilog 本文为用vhdl语言编写的38译码器
本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。
VHDL/FPGA/Verilog 利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位
利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位