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教程资料 Allegro 用户手册II
Allegro 是一套功能强大，但相对的也\r\n是一套相当复杂的系统
教程资料 VHDL源程序：半整数分频器电路
半整数分频器电路的VHDL源程序，供大家学习和讨论。\r\n
教程资料 计PLD/FPGA时通常采用几种时钟类型
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、 ...
教程资料 ASK调制与解调VHDL程序及仿真等多篇实例
ASK调制与解调VHDL程序及仿真 \r\nFSK调制与解调VHDL程序及仿真\r\nPSK调制与解调VHDL程序及仿真\r\n基带码发生器程序设计与仿真\r\n频率计程序设计与仿真
教程资料 Cadence 的中文使用手册
Cadence 的中文使用手册。作为流行的EDA 工具之一Cadence 一直以来都受到了广大EDA 工程师\r\n的青睐然而Cadence 的使用之繁琐又给广大初学者带来了不少麻烦作为\r\n一位过来人本人对此深有体会本着为初学者抛砖引玉的目的本人特意编\r\n写了这本小册子将自己数年来使用Cadence 的经验加以总结但愿会对各位\r\n同行有所帮助 ...
教程资料 一个不错的cadence教程
这个是一个不错的cadence教程\r\n 这个是一个不错的cadence教程\r\n这个是一个不错的cadence教程
教程资料 VHDL源程序：16位计数器的设计
16位计数器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。\r\n
教程资料 Allegro 用户手册I
本书所要介绍的就是Cadence 公司所出品的Allegro Layout 软件工具，书中每\r\n个章节的出现顺序系按照实际的电路板设计流程而编排，而每一个章节又按照下\r\n列的方式编排，以期让使用者可以较快地进入使用状况
教程资料 VERILOG HDL 实际工控项目源码
VERILOG HDL 实际工控项目源码\r\n开发工具 altera quartus2
教程资料 用CPLD控制LED、数码管的显示源代码
工作原理：\r\n 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个\r\n74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。\r\n测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。\r\n开始测 ...