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VHDL/FPGA/Verilog 8位risc cpu的编写

8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块

https://www.eeworm.com/dl/663/332334.html

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VHDL/FPGA/Verilog 实现6位数据宽度的并串转换

实现6位数据宽度的并串转换，编译和仿真完美实现,编程环境Quartus.

https://www.eeworm.com/dl/663/335342.html

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VHDL/FPGA/Verilog 正弦波信号发生的源码

正弦波信号发生的源码，有详细文档说明在quartus上创建工程到仿真、下载的步步操作

https://www.eeworm.com/dl/663/339594.html

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VHDL/FPGA/Verilog FPGA开发入门的Verilog HDL程序---流水灯,真实可用

FPGA开发入门的Verilog HDL程序---流水灯,真实可用，验证通过，工程环境为Altera Quartus

https://www.eeworm.com/dl/663/340369.html

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VHDL/FPGA/Verilog FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用

FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用，验证通过，工程环境为Altera Quartus II

https://www.eeworm.com/dl/663/340370.html

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微处理器开发  利用Nios Ⅱ软核处理器

利用Nios Ⅱ软核处理器，以Altera公司的UP3开发板为硬件平台，以Quartus II、Quartus ID为软件开发平台，设计一个电子钟，实现下列系统功能：（1）在液晶屏上显示时间、日期、状态提示；（2）利用4个按键对时间（时分秒）、日期（年月日）进行设置；（3）利用一个LED灯指示当前设置状态； ...

https://www.eeworm.com/dl/655/345212.html

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VHDL/FPGA/Verilog 实现dds功能

实现dds功能，利用quartus软件，子模块包括加法器，锁相环，date-rom 利用原图将各模块综合，利用ps2键盘控制频率及相位。

https://www.eeworm.com/dl/663/347268.html

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VHDL/FPGA/Verilog 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程

本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Syn ...

https://www.eeworm.com/dl/663/349874.html

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VHDL/FPGA/Verilog 我用VHDL写的正弦

我用VHDL写的正弦，用FPGA内部ROM，有仿真testbench,在quartus里可以运行。在板子里已经验证

https://www.eeworm.com/dl/663/353400.html

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电子书籍  上传一份cpld 开发工具

上传一份cpld 开发工具，Quartus II 中文教程.pdf，供学习参考。

https://www.eeworm.com/dl/cadence/ebook/354225.html

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