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可编程逻辑  基于CycloneIII构成的RS编码系统

本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作为核心器件构成了R-S（255，223）编码系统；利用Quartus II 9.0作为硬件仿真平台，用硬件描述语言Verilog_HDL实现编程，并且通过JTAG接口与EP3C10连接。R-S（Reed-Solomon）码是一类纠错能力很强的特殊的非二进制BCH码，能应对随机性和突发性错误，广泛应用于各种通信 ...

https://www.eeworm.com/dl/kbcluoji/39990.html

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1.1 问题产生的环境1.1.1 软件环境1. PC机的系统为Microsoft Window XP Professional版本2002 Service Pack 2；2. Quartus II V7.0软件，并安装了MegaCore IP V7.0；3. NiosII IDE 7.0软件。1.1.2 硬件环境核心板的芯片是EP2C35F672C8N的MagicSOPC实验箱的硬件系统。硬件的工作环境是在普通的环境下。1.2 问题的现象在使用M ...

https://www.eeworm.com/dl/kbcluoji/40255.html

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可编程逻辑  基于Verilog HDL设计的多功能数字钟

本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。关键词：Verilog HDL；硬件描述语言；FPGA Abstract: In this ...

https://www.eeworm.com/dl/kbcluoji/40390.html

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仿真技术  Altera ModelSim 6.5仿真入门教程

&nbsp;&nbsp;&nbsp; Altera ModelSim 6.5仿真入门教程，需要的可自行下载。　　平台　　软件：ModelSim-Altera 6.5e （Quartus II 10.0） Starter Edition 　　内容　　1 设计流程　　使用ModelSim仿真的基本流程为： &nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 　　图1.1 使用 ModelSim仿真的基本流程　　2 开始 ...

https://www.eeworm.com/dl/524/42507.html

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VHDL/FPGA/Verilog 用vhdl实现双向移位寄存器仿真环境MAXPLUS-II

用vhdl实现双向移位寄存器仿真环境MAXPLUS-II，QUARTUS-

https://www.eeworm.com/dl/663/136611.html

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VHDL/FPGA/Verilog 内附多路选择器

内附多路选择器，74系列芯片VHDL源码，加法器，FIR，比较器等大量例子，对初学VHDL语言很有好处。可用maxplus，quartus，synplicity等综合软件进行调试

https://www.eeworm.com/dl/663/137275.html

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VHDL/FPGA/Verilog ALTERA　NIOS处理器实验

ALTERA　NIOS处理器实验，编程环境是QUARTUS，在NIOS SHELL下编译实现功能。实验USB接口

https://www.eeworm.com/dl/663/140647.html

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VHDL/FPGA/Verilog ALTERA NIOS处理器

ALTERA NIOS处理器，用VHDL在QUARTUS下编写，用NIOS SHELL调试通过，实验LCD液晶显示

https://www.eeworm.com/dl/663/140648.html

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VHDL/FPGA/Verilog ALTERA NIOS处理器实验

ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，然后NIOS　SHELL下C 语言运行。实验SRAM和DMA调度

https://www.eeworm.com/dl/663/140650.html

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VHDL/FPGA/Verilog ALTERA NIOS处理器

ALTERA NIOS处理器，VHDL语言在QUARTUS编译通过，然后有C语言在NIOS SHELL下驱动，实验音频解码

https://www.eeworm.com/dl/663/140651.html

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