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PLL-LMX 的查询结果
行业发展研究 verilog model of a PLL
verilog model of a PLL
VHDL/FPGA/Verilog Altera Quartus to Pll Source
Altera Quartus to Pll Source
文章/文档 pll matlab程序~~对于系统级别的pll仿真很好~~
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DSP编程 概述PLL的工作原理及完成一个简单的例子.
概述PLL的工作原理及完成一个简单的例子.
VHDL/FPGA/Verilog 基于FPGA和PLL的函数信号发生器时钟部分的实现
基于FPGA和PLL的函数信号发生器时钟部分的实现
其他 这是一段pll verilog代码
这是一段pll verilog代码，是本人转载！
DSP编程 This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi
This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assuming a 30Mhz XCLKIN). The
clock divider in the ADC is not used so that the ADC will see the 25Mhz on the HSPCLK. Interrupts are enabled and the EVA is setup to generate a periodic ADC SOC on SEQ1. Two ...
3G开发 PLL in Matlab for FM Demodulation
PLL in Matlab for FM Demodulation
VHDL/FPGA/Verilog 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比
数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。
单片机开发 MAX7044是基于晶振PLL 的VHF/UHF发射器芯片
MAX7044是基于晶振PLL 的VHF/UHF发射器芯片，在300 MHz～450 MHz频率范围内发射OOK/ASK数据，数据速率达到100 kbps，输出功率+13 dBm(50Ω负载)，电源电压+2.1～+3.6 V，电流消耗在2.7 V时仅7.7 mA。工作温度范围一40℃～＋125℃，采用3 mm×3 mm SOT23 - 8封装。
MAX7033是一个完全集成的低功耗CMOS超外差接收器芯片，接收 ...