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VHDL/FPGA/Verilog 本程序以XILINX公司的ISE８.２为开发平台
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能
VHDL/FPGA/Verilog 如果不考虑占空比
如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。
VHDL/FPGA/Verilog 占用资源少的verilog HDL uart接口；采用固定波特率115200
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
系统设计方案 VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写
VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，
意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计，它有独特的作用。它的硬件描述能力强，能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可 ...
VHDL/FPGA/Verilog fpga中pll时钟实现的源代码
fpga中pll时钟实现的源代码，可实现倍频或分频
嵌入式/单片机编程 T/C2工作在异步模式下
T/C2工作在异步模式下，由PC6(TOSC1)和PC7(TOSC2)外接的32.768KHz
的时钟驱动。T/C2对其1024分频后作为定时时钟。程序计算中断次数。
VHDL/FPGA/Verilog 采用Verilog HDL语言编写的交通灯控制系统
采用Verilog HDL语言编写的交通灯控制系统，这是一个完整的毕设课题，分别有分频、显示译码、倒计时和动态显示驱动模块，实用价值很高，
VHDL/FPGA/Verilog Verilog 实现9999计数
Verilog 实现9999计数，内有分频模块，计数模块，译码，动态显示扫描等，用数码显示，
VHDL/FPGA/Verilog [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序 ...
单片机开发 本示例中使用了一个DCM模块
本示例中使用了一个DCM模块，将输入时钟50MHz，倍频到100MHz，分频到25MHz，不同的频率值通过LED进行演示。