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ALTERA FPGA开发软件 MAX+PLUSII 10.230
Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入 ...
ALTERA FPGA开发软件 MAX+PLUS II Advanced Synthsis 10.230
MAX+PLUS II Advanced Synthsis ALtera的一个免费HDL综合工具，安装后可以直接使用，是MaxplusII的一个插件，用这个插件进行语言综合，比直接使用MaxplusII综合的效果好
教程资料 关于7128CPLD的介绍，包含了44脚到100引脚各个型号的MAX系列cpld
一篇关于7128CPLD的英文介绍，里面包含了44脚到100引脚各个型号的MAX系列cpld
教程资料 max-plus2设计超级详细的入门教程
max-plus2设计超级详细的入门教程，全部图解，能让你快速入门！！！！绝对原创！
教程资料 采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现多路HDLC电路
采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现多路HDLC电路
教程资料 CPLD数字电路设计——使用MAX+plusⅡ入门篇.rar
CPLD数字电路设计——使用MAX+plusⅡ入门篇.rar 不能错过的书籍
教程资料 这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）
这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。
模拟电子 使用时钟PLL的源同步系统时序分析
使用时钟PLL的源同步系统时序分析一）回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解释以上公式中各参数的意义：Etch Delay：与常说的飞行时 ...
电源技术 模块电源功能性参数指标及测试方法
模块电源的电气性能是通过一系列测试来呈现的，下列为一般的功能性测试项目，详细说明如下： 电源调整率(Line Regulation) 负载调整率(Load Regulation) 综合调整率(Conmine Regulation) 输出涟波及杂讯(Ripple & Noise) 输入功率及效率(Input Power, Efficiency) 动态负载或暂态负载(Dynamic or Transient Response) ...
电源技术 交流瓦特/瓦特小时，乏尔/乏尔小时转换器
交流瓦特/瓦特小时，乏尔/乏尔小时转换器 特点： 精确度0.25%满刻度 多种输入,输出选择 输入与输出绝缘耐压2仟伏特/1分钟 冲击电压测试5仟伏特(1.2x50us) 突波电压测试2.5仟伏特(0.25ms/1MHz) (IEC255-4) 尺寸小，稳定性高 主要规格： 精确度: 0.25% F.S. (23 &plusmn;5℃) 输入负载: <0.2VA (Voltage) <0.2VA (Current) ...