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MAXPLUS2 的查询结果
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VHDL/FPGA/Verilog 这是用AHDL语言编写的一个PCI采集系统的逻辑源码
这是用AHDL语言编写的一个PCI采集系统的逻辑源码，其中的乒乓设计思路新颖，有兴趣的朋友可以参考一下！编译环境为maxplus2
VHDL/FPGA/Verilog 在本示例程序中
在本示例程序中，用VHDL语言实现了出租车的记价功能，在Maxplus2环境下编写，可通过cpld下载板来验证程序。在压缩包中附有示例的目的，方法和仿真时序图，是学习VHDL好例子。
压缩解压 基于FPGA的usb程序
基于FPGA的usb程序，采用VHDL语言编写。
开发环境为ISE或者MAXPLUS2。
Linux/Unix编程 带左拐的交通灯设计与25进制的加法计数器
带左拐的交通灯设计与25进制的加法计数器，Maxplus2软件中的Verilog语言编写
单片机开发 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是
六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2 ...
其他 MEALY状态机的输出是现态和输入的函数.在SRAM控制器状态机中,写有效WE不仅和WRITE状态有关,还和总线命令WRITE_MASK有关.这样,输出WE信号按设计要求表示为现态WRITE和现态输入
MEALY状态机的输出是现态和输入的函数.在SRAM控制器状态机中,写有效WE不仅和WRITE状态有关,还和总线命令WRITE_MASK有关.这样,输出WE信号按设计要求表示为现态WRITE和现态输入WRITE_MASK的函数.本程序基于VHDL,开发环境为MAXPLUS2
VHDL/FPGA/Verilog 本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序
本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序，MAXPLUS2编写
VHDL/FPGA/Verilog 这是FPGA系统的一个简单的与上位机串行通讯的的小程序
这是FPGA系统的一个简单的与上位机串行通讯的的小程序，MAXPLUS2编写
VHDL/FPGA/Verilog 为FPGA系统所设计的一个简单的控制LED灯显示的小程序
为FPGA系统所设计的一个简单的控制LED灯显示的小程序，用MAXPLUS2编写
VHDL/FPGA/Verilog 来自某名牌大学电子实验室的eda指导教程
来自某名牌大学电子实验室的eda指导教程，主要介绍了maxplus2，适合初学者