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INTERFACE-f 的查询结果
教程资料 基于Xilinx FPGA的双输出DC/DC转换器解决方案
 
Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The ...
教程资料 XAPP520将符合2.5V和3.3V I/O标准的7系列FPGA高性能I/O Bank进行连接
XAPP520将符合2.5V和3.3V I/O标准的7系列FPGA高性能I/O Bank进行连接 
The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and ...
教程资料 Virtex-5 GTP Transceiver Wizar
The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT and SXT devices. The menu-driven interface allows one or more GTP transceivers to be configured using pre-definedtemplates for popular industry standa ...
教程资料 8259 VHDL代码
a8259 可编程中断控制 altera提供
The a8259 is designed to simplify the implementation of the interrupt interface  in 8088 and 8086  based microcomputer systems. The device is known as a programmable interrupt controller.  The a8259 receives and prioritizes up to 8 interrupts,  ...
通信网络 一种软件无线电与认知引擎的接口实现方法
为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术,采用了直接数字式频率合成器(DDS)驱动锁相环(PLL)的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700~800 MHz的宽带频率合成器,实验结果表明该频率合成器扫描模 ...
通信网络 MPI下三维FDTD并行运算的分析与实现
基于Message-Passing Interface ( MPI)的编程环境,以PML (Perfectly Matched Layer)为吸收边界条件,讨论了时域有限差分法FDTD的三维并行运算情况。通过一定的数值计算,定量地给出了MPI下FDTD并行算法中的网格数、进程数、分割方式三者之间的关系以及对计算效率的影响。
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通信网络 tcp ip协议详解 中文版PDF
很多不同的厂家生产各种型号的计算机,它们运行完全不同的操作系统,但TCP.IP协议族允许它们互相进行通信。这一点很让人感到吃惊,因为它的作用已远远超出了起初的设想。T C P / I P起源于6 0年代末美国政府资助的一个分组交换网络研究项目,到9 0年代已发展成为计算机之间最常应用的组网形式。它是一个真正的开放系统, ...
通信网络 F-Engine S2200ME-PAF电信级以太网交换机命令行(CLI)手册(V1.0)
烽火交换机 S2200交换机配置 及WLAN开通
通信网络 MS6701数据传输格式
Byte2~Byte5 字节:
表示了仪表的测量值;高四位未使用,只使用了各字节的低四位。用BCD 码表示的数值,从高位到低
BYTE4 BYTE17
1 -
0 BATT MAX FULL A/C F/S
START1 START2 UNIT_UP UNIT_DOWN
2 -
位依次为Byte5,Byte4,Byte3,Byte2。
通信网络 带有SerDes接口的PLB千兆位级以太网MAC
This application note describes a reference system which illustrates how to build an embeddedPowerPC® system using the Xilinx 1-Gigabit Ethernet Media Access Controller processor core.This system has the PLB_Gemac configured to use Scatter/Gather Direct Memory Access andthe Serializer/Deserial ...