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其他 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现 ...
VHDL/FPGA/Verilog vhdl测试程序
vhdl测试程序，用于初雪者熟悉hdl的具体语法应用。比较简单了。
其他书籍 状态机电路设计的电子书PDF教程
状态机电路设计的电子书PDF教程，比较详细的说明了HDL语言设计状态机电路的要领
VHDL/FPGA/Verilog VHDL是由美国国防部为描述电子电路所开发的一种语言
VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强 ...
VHDL/FPGA/Verilog Verilog是广泛应用的硬件描述语言
Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
本文的研究内容包 ...
VHDL/FPGA/Verilog 浮点FFI
浮点FFI，的VHDL实现及HDL功能测试方法的研究
附录B加法处理器测试平台代码
附录CFFT处理器的测试平台代码
其他嵌入式/单片机内容 FPGA音乐试验
FPGA音乐试验，语言：verilog HDL
VHDL/FPGA/Verilog FIFO先进先出队列
FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）
VHDL/FPGA/Verilog 几个常用的接口实验的程序代码
几个常用的接口实验的程序代码，用Verilog HDL语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。
VHDL/FPGA/Verilog The xapp851.zip archive includes the following subdirectories. The specific contents of each subdi
The xapp851.zip archive includes the following subdirectories. The specific
contents of each subdirectory below:
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\sim - simulation files
\synth - Synthesis related files
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