搜索结果
找到约 43,345 项符合
Gb4706.15 的查询结果
VHDL/FPGA/Verilog Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH
Top module name : SHIFTER (File name : SHIFTER.v)
2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT.
3. Output pins: OUT [15:0].
4. Input signals generated from test pattern are latched in one cycle and are
synchronized at clock rising edge.
5. The SHIFT signal describes the shift number. The shift ...
软件设计/软件工程 里面有15个软件项目开发的文档,包含软件工程的方方面面
里面有15个软件项目开发的文档,包含软件工程的方方面面，很实用。
Java编程 jsp开发的15个案例的源码
jsp开发的15个案例的源码
VHDL/FPGA/Verilog RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数
RISC状态机由三个功能单元构成：处理器、控制器和存储器。
RISC状态机经优化可实现高效的流水线操作。
RISC 中的数据线为16位。
在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前
对这16个数进行排序，从大到小放置在18到33的位置
求出前16个数的平均数，放在34的位置
...
3G开发 无线传感器网络中的无线抓包工具。Sniffer能够监听802.15.4网络的无线数据包。Sniffer采用NesC语言编写
无线传感器网络中的无线抓包工具。Sniffer能够监听802.15.4网络的无线数据包。Sniffer采用NesC语言编写，和传统的MicaZ或Mica2都可以应用，采用TinyOS系统进行编译。
VHDL/FPGA/Verilog 主时钟为15.36MHz的带选通的8位输出分频器
主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率
3G开发 802.15.4协议的物理层c文件和header文件
802.15.4协议的物理层c文件和header文件
3G开发 802.15.4协议的sscs的c文件和header文件
802.15.4协议的sscs的c文件和header文件
汇编语言 程序运行结果为： 15 22 35 38 48 298 635 832 932
程序运行结果为：
15 22 35 38 48 298 635 832 932
其他书籍 15篇光流配准经典文献
15篇光流配准经典文献，目录如下：
1、A Local Approach for Robust Optical Flow Estimation under Varying
2、A New Method for Computing Optical Flow
3、Accuracy vs. Efficiency Trade-offs in Optical Flow Algorithms
4、all about direct methods
5、An Introduction to OpenCV and Optical Flow
6、Bayesian Real ...