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Fifo 的查询结果
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VHDL/Verilog/EDA源码 FIFO FPGA
异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形式，在Quartu ...
单片机编程 LM3S系列UART发送FIFO触发中断
LM3S系列UART例程：发送FIFO触发中断原理
单片机编程 LM3S系列UART例程：发送FIFO工作原理
LM3S系列UART例程：发送FIFO工作原理
单片机编程 LM3S系列UART例程：以FIFO中断方式发送
LM3S系列UART例程：以FIFO中断方式发送
单片机编程 LM3S系列UART例程：以FIFO中断方式接收
LM3S系列UART例程：以FIFO中断方式接收
单片机编程 LM3S系列UART例程：以FIFO中断方式接收
LM3S系列UART例程：以FIFO中断方式接收
教程资料 异步FIFO是用来适配不同异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构， ...
教程资料 使用Verilog编写的同步FIFO
使用Verilog编写的同步FIFO，可通过设置程序中的DEPTH设置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中写入数据，\r\nFIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。
教程资料 FIFO设计以及FPGA设计
一篇关于FIFO设计以及FPGA设计的文章
单片机编程 CAN通信实验报文对象的FIFO缓冲器应用
关键词 CAN报文对象的FIFO模式应用摘 要 CAN通信实验