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找到约 354 项符合 CS-ACELP 的查询结果

单片机开发 TLV1544与TMS320VC5402通过串行口连接

TLV1544与TMS320VC5402通过串行口连接,此时,A/D转换芯片作为从设备,DSP提供帧同步和输入/输出时钟信号。TLV1544与DSP之间数据交换的时序图如图3所示。 开始时, 为高电平(芯片处于非激活状态),DATA IN和I/OCLK无效,DATAOUT处于高阻状态。当串行接口使CS变低(激活),芯片开始工作,I/OCLK和DATAIN能使DATA OU ...
https://www.eeworm.com/dl/648/215072.html
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软件设计/软件工程 英文论文78页

英文论文78页,Dynamic Storage Allocation -A Survey and Critical Review by PaulR.Wilson at CS Dept.德州奥斯丁 讲动态存储分配,个人感觉不错
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其他 从表面上看

从表面上看,保护模式和实模式并没有太大的区别,二者都使用了内存段、中断和设备驱动来处理硬件,但二者有很多不同之处。我们知道,在实模式中内存被划分成段,每个段的大小为64KB,而这样的段地址可以用16位来表示。内存段的处理是通过和段寄存器相关联的内部机制来处理的,这些段寄存器(CS、DS、 SS和ES)的内容形成了 ...
https://www.eeworm.com/dl/534/222528.html
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单片机开发 用凌阳SPCE061A在LCD上显示文字、图形 A0-A7连接LCD的DB0-DB7

用凌阳SPCE061A在LCD上显示文字、图形 A0-A7连接LCD的DB0-DB7,B3、B4、B5连接LCD的A0、R/W、EP,LCD的CS可连接到DGND
https://www.eeworm.com/dl/648/225554.html
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单片机开发 5045的底层操作程序,使用时根据实际接线情况对程序中管脚定义部分做适当修改 //定义管脚 sbit SCK=P3^4 //时钟 sbit SI=P3^5 //CPU--->5045 s

5045的底层操作程序,使用时根据实际接线情况对程序中管脚定义部分做适当修改 //定义管脚 sbit SCK=P3^4 //时钟 sbit SI=P3^5 //CPU--->5045 sbit SO=P3^5 //5045-->CPU sbit CS=P3^6 //片选
https://www.eeworm.com/dl/648/225736.html
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单片机开发 TLC549是一种采用8位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、8位A/D转换器、数据寄存器以及控制逻辑电路。TLC549每25uS重复一次“输入—转换—输出”。器件有两个控制输

TLC549是一种采用8位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、8位A/D转换器、数据寄存器以及控制逻辑电路。TLC549每25uS重复一次“输入—转换—输出”。器件有两个控制输入:I/O CLOCK和片选(CS)。 内部系统时钟和I/O CLOCK可独立使用。应用电路的设计只需利用I/O时钟启动转换或读出转换结果。当CS为 ...
https://www.eeworm.com/dl/648/226044.html
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单片机开发 LTC1446是一种采用12位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、12位A/D转换器、数据寄存器以及控制逻辑电路。LTC1446每25uS重复一次“输入——转换——输出”。器件

LTC1446是一种采用12位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、12位A/D转换器、数据寄存器以及控制逻辑电路。LTC1446每25uS重复一次“输入——转换——输出”。器件有两个控制输入:DIN CLK和片选(CS)。 内部系统时钟和DIN CLK可独立使用。应用电路的设计只需利用时钟启动转换或读出转换结果。当CS为 ...
https://www.eeworm.com/dl/648/226047.html
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其他 G729信源编译码C程序

G729信源编译码C程序,实现ACELP语音编译码,希望对同仁有用
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嵌入式/单片机编程 SD卡和AIC23数字音频输出实验, FreeDev Audio Dsp Board采用了TI公司的TVL320AIC23 1、控制接口使用I2C

SD卡和AIC23数字音频输出实验, FreeDev Audio Dsp Board采用了TI公司的TVL320AIC23 1、控制接口使用I2C,Quartus中将CS置低(器件地址0011010)。 2、数字音频接口使用了组件FreeDev_aic23,有三种测试和应用 模式,中断结合DMA方式能在NIOS II中采集和发送数据。中断信号 产生于模块中FIFO缓冲区的半满信号,读取数据端口 ...
https://www.eeworm.com/dl/647/233960.html
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其他数据库 一个基于WEB的考试系统

一个基于WEB的考试系统,CS结构,ASP
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