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BCD工艺 的查询结果
其他 1、 秉承EIP-CDIO的教学理念
1、 秉承EIP-CDIO的教学理念，以实验设计的方式，通过篮球计时器的设计,运用Protel软件进行绘制原理图和PCB图，增进对电子产品的生产制作过程的了解,提高对电子产品的制作工艺的认识.
汇编语言 被除数由高到低存于TEMP_STR-->TEMP_STR+4中
被除数由高到低存于TEMP_STR-->TEMP_STR+4中，除数存于TEMP_STR+10-->TEMP_STR+14中,
运算后商存于TEMP_STR-->TEMP_STR+4中，余数存于TEMP_STR+5-->TEMP_STR+9中
高字节在前
方法：移位相除
10位BCD码除法 XUE:20080729
汇编语言 进入MF2K汇编语言开发环境
进入MF2K汇编语言开发环境，将二进制转换为BCD码的汇编程序设计方法与程序
VHDL/FPGA/Verilog Actel 基本VHDl模块源代码
Actel 基本VHDl模块源代码，包括BCD、LCD、PLL等
VHDL/FPGA/Verilog 基于Actel的VHDL编程
基于Actel的VHDL编程，实现BCD功能源代码
单片机开发 功能：本程序主要是读出单个DS18B20芯片转换后的温度值
功能：本程序主要是读出单个DS18B20芯片转换后的温度值，并把它转换成BCD码，范围（-55℃~99℃）。
其他书籍 Cadence® SoC Encounter􀀀 RTL到GDSII系统为Cadence® Encounter数字集成电路设计平台的一个产品配置。支持超过5000万门180纳
Cadence® SoC Encounter􀀀 RTL到GDSII系统为Cadence® Encounter数字集成电路设计平台的一个产品配置。支持超过5000万门180纳米以下工艺的层次化设计
单片机开发 电子闹钟 clk： 标准时钟信号
电子闹钟
clk： 标准时钟信号，本例中，其频率为4Hz；
clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz；
mode： 功能控制信号； 为0：计时功能；
为1：闹钟功能；
为2：手动校时功能；
turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；
若长时间按住该键，还可使秒信号清零，用于精确调时；
c ...
VHDL/FPGA/Verilog --文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的）
--文件名：mine4.vhd。
--功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波
--A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成
--各种波形的线形叠加输出。
--说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、
--幅度(基准幅度A)的 ...
VHDL/FPGA/Verilog 秒表的逻辑结构比较简单
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。
秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共 ...