搜索结果
找到约 12,890 项符合
8位微处理器 的查询结果
按分类筛选
VHDL/FPGA/Verilog SHIFT_8REG是8位的一个具有移位功能的寄存器
SHIFT_8REG是8位的一个具有移位功能的寄存器，每一次数据打入都会从这个寄存器的最低位打入，并相应进行向左移位。
ODD_110BREG是一个3位的备份寄存器，寄存器中存放的是奇数帧的同步头，也就是110。
EVEN_9BHREG是一个8位的备份寄存器，寄存器中存放的是偶数帧的同步头，也就是10011011。这两个寄存器的初始值在系统一开始 ...
其他 可以将以bit为单位进行处理的算法扩展到8位
可以将以bit为单位进行处理的算法扩展到8位，即以Byte为单位进行处理。由于有8个bit，所以有2^8种选择。这样明显会使运行时
间大为减少，速度明显更快，但是也有它的缺点，即，占用资源太大，所以综合考虑速度和 资源两点，采用半字节查表法。即以半
Byte为单位进行处理。由于有4个bit，所以有2^4种选择。 ...
VHDL/FPGA/Verilog 简单的8位CPU
简单的8位CPU，内含PDF文件.可自己查看详细说明
嵌入式/单片机编程 通用ASK信号解码接收程序 1. 接收数据位数最多为40(5*8)位. 2. 由定时器对time进行渐增,在TCC中断程序中加入"INC TIME". 3. 宽脉冲最大允许时间和最小
通用ASK信号解码接收程序
1. 接收数据位数最多为40(5*8)位.
2. 由定时器对time进行渐增,在TCC中断程序中加入"INC TIME".
3. 宽脉冲最大允许时间和最小允许时间的计算方式:
脉冲允许时间=TCC 中断时间(us)*设定数据
4. 在接收到完整的数据后建立rx_data_ok标志.
5. 该子程序由主程序调用.
6. 数据格式:rx_data5 ...
VHDL/FPGA/Verilog 节约资源型 8位*8位 运算VHDL代码
节约资源型 8位*8位 运算VHDL代码，采用串行运算，8 个时钟周期完成一次运算。QUARTUS下已验证
VHDL/FPGA/Verilog 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.
一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.
VHDL/FPGA/Verilog 本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
文章/文档 我自己写的带有异步清零端的8位可预置移位寄存器
我自己写的带有异步清零端的8位可预置移位寄存器
单片机开发 可预置的8位计数器程序的主要部分分析
可预置的8位计数器程序的主要部分分析，用C语言开发！
加密解密 S－加密算法输入为一个8位的明文组和一个10位的密钥
S－加密算法输入为一个8位的明文组和一个10位的密钥，输出为8位的密文组，解密算法的输入则是一个8位的密文组和一个10位的密钥，输出位8位的明文组。
加密算法包括5个函数：初始置换（IP）；复杂函数fk，它包含有置换和代换运算，并且依赖于输入的密钥；用以转换数据两个部分的简单置换函数（SW）；再一次运用函数fk；最后 ...