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教程资料  quartus ii 12.0破解

帮你解决quartus ii12.0 的破解问题

https://www.eeworm.com/dl/fpga/doc/32282.html

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教程资料  Altium Designer6.0 中文版 FPGA设计教程

Altium Designer6.0 中文版 FPGA设计教程

https://www.eeworm.com/dl/fpga/doc/32322.html

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教程资料  AstroII数据手册1.0

    本资料是关于智能型器件AstroII数据手册1.0

https://www.eeworm.com/dl/fpga/doc/32430.html

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教程资料  QuartusII9.0破解器和破解方法

QuartusII9.0破解器和破解方法

https://www.eeworm.com/dl/fpga/doc/32469.html

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教程资料  NIOSIIREV7.0

NIOSIIREV7.0

https://www.eeworm.com/dl/fpga/doc/32487.html

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教程资料  基于CycloneIII构成的RS编码系统

本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作为核心器件构成了R-S（255，223）编码系统；利用Quartus II 9.0作为硬件仿真平台，用硬件描述语言Verilog_HDL实现编程，并且通过JTAG接口与EP3C10连接。R-S（Reed-Solomon）码是一类纠错能力很强的特殊的非二进制BCH码，能应对随机性和突发性错误，广泛应用于各种通信 ...

https://www.eeworm.com/dl/fpga/doc/32554.html

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我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可 ...

https://www.eeworm.com/dl/fpga/doc/32710.html

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通信网络  毫米波低相噪捷变频高分辨率雷达频率源设计

设计了一种由直接数字频率合成(DDS)、倍频链构成的三次变频直接频率合成方案，实现了低相噪捷变频高分辨率毫米波雷达频率合成器设计。利用直接频率合成器的倍频输出取代传统三次变频毫米波频率源的锁相环(PLL),同时提供线性调频(LFM)信号，优化DDS和变频方案的频率配置关系。利用FPGA电路进行高速控制，较好地解决了毫米波 ...

https://www.eeworm.com/dl/564/32735.html

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通信网络  wifi核心板原理图V1.0

wifi核心板原理图V1.0

https://www.eeworm.com/dl/564/32764.html

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通信网络  最新蓝牙标准V4.0在Android平台上的应用

最新蓝牙标准V4.0在Android平台上的应用

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