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数据结构 在8*8的国际象棋盘上放置八个皇后

在8*8的国际象棋盘上放置八个皇后,使得这八个棋子;不能互相被对方吃掉。要求: 1、依次输出各种成功的放置方法 2、画出棋盘的图形形式,并在带上动态的演示试探过程 3、程序能方便的移植到其他规格的棋盘上
https://www.eeworm.com/dl/654/312503.html
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汇编语言 8*8的点阵设计例子可以让刚开始做设计的朋友来参考一下

8*8的点阵设计例子可以让刚开始做设计的朋友来参考一下
https://www.eeworm.com/dl/644/327450.html
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邮电通讯系统 时的8个调幅(AM)信号的信道化发射机仿真

时的8个调幅(AM)信号的信道化发射机仿真
https://www.eeworm.com/dl/690/330438.html
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SCSI/ASPI 一、什么是SCSI? 2 二、超级比一比与各种接口的比较 3 三、你该选择SCSI吗? 7 四、哪些设备有SCSI接口 8 五、SCSI发展的3代 10 六、细说SCSI卡 13 七、安装

一、什么是SCSI? 2 二、超级比一比与各种接口的比较 3 三、你该选择SCSI吗? 7 四、哪些设备有SCSI接口 8 五、SCSI发展的3代 10 六、细说SCSI卡 13 七、安装SCSI接口卡 16 八、SCSI设备的安装概念 19 九、选择串接设备用的接头与排线 20 十、清除信号的终端电阻器 22 十一、安装内置式SCSI设备 23 十二、安装外置SCSI设备 ...
https://www.eeworm.com/dl/630/330498.html
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人工智能/神经网络 《游戏编程中的人工智能技术》一书中8

《游戏编程中的人工智能技术》一书中8,9章源代码
https://www.eeworm.com/dl/650/346868.html
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其他书籍 8层板pcb文件,可以拿来学习一下layout.

8层板pcb文件,可以拿来学习一下layout.
https://www.eeworm.com/dl/542/363176.html
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VHDL/FPGA/Verilog 主时钟为15.36MHz的带选通的8位输出分频器

主时钟为15.36MHz的带选通的8位输出分频器,可得到100Hz,120Hz,1kHz,10kHz的频率
https://www.eeworm.com/dl/663/372294.html
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单片机开发 该程序用于实验演示模板上的8个LED的循环显示

该程序用于实验演示模板上的8个LED的循环显示
https://www.eeworm.com/dl/648/377408.html
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通讯/手机编程 IS-95系统中反向业务信道采用接入信道采用(3,1,8)的卷积码

IS-95系统中反向业务信道采用接入信道采用(3,1,8)的卷积码,其码率R=1/3,约束长度K=9。提供一种简单的卷积码解码方法。
https://www.eeworm.com/dl/527/378071.html
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VHDL/FPGA/Verilog 8位乘8位的流水线乘法器

8位乘8位的流水线乘法器,采用Verilog hdl编写
https://www.eeworm.com/dl/663/380805.html
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