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VHDL/FPGA/Verilog 1、本程序模仿3/8译码器的功能 2、由拨码开关输入

1、本程序模仿3/8译码器的功能 2、由拨码开关输入,led输出。
https://www.eeworm.com/dl/663/194899.html
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其他数据库 unix/linux平台下流行的数据库软件postgresql-8.2.3

unix/linux平台下流行的数据库软件postgresql-8.2.3
https://www.eeworm.com/dl/645/195965.html
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数学计算 算法包括:1.二分法求解 2.牛顿法求解 3.高斯消去法求解 4.雅可比迭代法求解 5.拉格朗日插值 6.牛顿插值 7.最小二乘法拟合 8.龙贝格方法计算积分 9.欧拉方法求解初值问题

算法包括:1.二分法求解 2.牛顿法求解 3.高斯消去法求解 4.雅可比迭代法求解 5.拉格朗日插值 6.牛顿插值 7.最小二乘法拟合 8.龙贝格方法计算积分 9.欧拉方法求解初值问题
https://www.eeworm.com/dl/641/196251.html
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VHDL/FPGA/Verilog 基于Verilog-HDL的硬件电路的实现 9.8 基于256点阵的汉字显示   9.8.1 单个静止汉字显示的设计原理及其仿真实现   9.8.2 单个静止汉字显示的硬件实现   9

基于Verilog-HDL的硬件电路的实现 9.8 基于256点阵的汉字显示   9.8.1 单个静止汉字显示的设计原理及其仿真实现   9.8.2 单个静止汉字显示的硬件实现   9.8.3 多个静止汉字显示的设计原理及其硬件实现   9.8.4 单个运动汉字显示的设计原理及其硬件实现   9.8.5 多个运动汉字显示的设计原理及其硬件实现 ...
https://www.eeworm.com/dl/663/197562.html
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其他数据库 最新的postgreSQL数据库8.2版

最新的postgreSQL数据库8.2版,是基于Windows下的安装软件,方便快捷!
https://www.eeworm.com/dl/645/205470.html
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邮电通讯系统 OFDM仿真 参数: % 子载波数 128 % 位数/ 符号 2 % 符号数/ 载波 1000 % 训练符号数 0 % 循环前缀长度 8 (1/16)*T % 调制方式 4-QAM %

OFDM仿真 参数: % 子载波数 128 % 位数/ 符号 2 % 符号数/ 载波 1000 % 训练符号数 0 % 循环前缀长度 8 (1/16)*T % 调制方式 4-QAM % 多径信道数 3 % IFFT Size 128 % 信道最大时延 2
https://www.eeworm.com/dl/690/206497.html
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编辑器/阅读器 可以对EXCEL文件进行所有常见的操作。 1。合并与修改单元格 2。打印和预览 3。字体格式的修改 4。背景的设置 5。对齐方式的设置 6。背景的设置 7。单元格数据类的设置 8。其他

可以对EXCEL文件进行所有常见的操作。 1。合并与修改单元格 2。打印和预览 3。字体格式的修改 4。背景的设置 5。对齐方式的设置 6。背景的设置 7。单元格数据类的设置 8。其他细节部分详见文件类的说明
https://www.eeworm.com/dl/626/207674.html
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书籍源码 Visual.C++程序设计技巧与实例--配套光盘 第4章 进程和线程 本章共有8个实例: 1. Process创建和终止进程 2. WorkerThread创建工作者线程 3. UIThr

Visual.C++程序设计技巧与实例--配套光盘 第4章 进程和线程 本章共有8个实例: 1. Process创建和终止进程 2. WorkerThread创建工作者线程 3. UIThread用户界面线程示例 4. Event使用事件对象来实现线程的同步 5. Thread使用临界区对象来实现线程的同步 6. Mutex使用互斥量对象来实现不同进程间的线程同步 7. Semaphore使用 ...
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软件设计/软件工程 摘 要 I Summary II 1.系统概述 1 1.1 系统及需求分析 1 1.1.1 系统需求 1 1.1.2可行性分析 1 1.2系统设计的背景 5 1.3系统的功能简介 8

摘 要 I Summary II 1.系统概述 1 1.1 系统及需求分析 1 1.1.1 系统需求 1 1.1.2可行性分析 1 1.2系统设计的背景 5 1.3系统的功能简介 8 1.4系统开发的目标 10 2. 系统分析 11 2.1业务流程分析 11 2.2数据流程分析: 13 2.3数据存储分析:实体联系图 14 2.4功能分析:功能层次图 16 3.系统设计 17 3.1软件模块结构设计 1 ...
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VHDL/FPGA/Verilog 共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22

共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25
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