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嵌入式/单片机编程  软件无线电USRP v4.2版本硬件原理图

软件无线电USRP v4.2版本硬件原理图，包括clock、debug board、fpga、interface、power等部分，有pdf、sch、ps等多种格式。

https://www.eeworm.com/dl/647/326963.html

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软件设计/软件工程  题目: 判别图中两个顶点之间的简单路径的程序设计初始条件：（1）采用邻接表作为存储结构。（2）编写程序判别无向图中任意给定的两个顶点之间是否存在一条长度为k的简单路径。（3）

题目: 判别图中两个顶点之间的简单路径的程序设计初始条件：（1）采用邻接表作为存储结构。（2）编写程序判别无向图中任意给定的两个顶点之间是否存在一条长度为k的简单路径。（3）测试用例自己设计。

https://www.eeworm.com/dl/684/327341.html

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VHDL/FPGA/Verilog 1．6个数码管动态扫描显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹

1．6个数码管动态扫描显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能，时、分定闹即可，无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模 ...

https://www.eeworm.com/dl/663/327830.html

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VHDL/FPGA/Verilog 1．6个数码管静态显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个

1．6个数码管静态显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按 ...

https://www.eeworm.com/dl/663/327835.html

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