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其他  可设定时间的遥控倒计时定时器,可选择15/30/45分钟倒计时

可设定时间的遥控倒计时定时器,可选择15/30/45分钟倒计时

https://www.eeworm.com/dl/534/356821.html

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VC书籍  经典书籍：C Primer Plus(第五版)中文版和源代码本书全面讲述了C语言编程的相关概念和知识。全书共17章。第1, 2章学习C语言编程所需的预备知识。第3到15章介绍了C语言的相关知一

经典书籍：C Primer Plus(第五版)中文版和源代码本书全面讲述了C语言编程的相关概念和知识。全书共17章。第1, 2章学习C语言编程所需的预备知识。第3到15章介绍了C语言的相关知一识，包括数据类型、格式化输入输出、运算符、表达式、流程控制语句、函数、数组和指针、字符串操作、内存管理、位操作等等，知识内容都针对C99 ...

https://www.eeworm.com/dl/686/359581.html

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VHDL/FPGA/Verilog Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift ...

https://www.eeworm.com/dl/663/361747.html

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VHDL/FPGA/Verilog Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift ...

https://www.eeworm.com/dl/663/361749.html

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软件设计/软件工程  里面有15个软件项目开发的文档,包含软件工程的方方面面

里面有15个软件项目开发的文档,包含软件工程的方方面面，很实用。

https://www.eeworm.com/dl/684/361767.html

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Java编程  jsp开发的15个案例的源码

jsp开发的15个案例的源码

https://www.eeworm.com/dl/633/365283.html

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VHDL/FPGA/Verilog RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。在数据存储器中的0到15的位置放置16个随机数

RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前对这16个数进行排序，从大到小放置在18到33的位置求出前16个数的平均数，放在34的位置 ...

https://www.eeworm.com/dl/663/366291.html

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3G开发  无线传感器网络中的无线抓包工具。Sniffer能够监听802.15.4网络的无线数据包。Sniffer采用NesC语言编写

无线传感器网络中的无线抓包工具。Sniffer能够监听802.15.4网络的无线数据包。Sniffer采用NesC语言编写，和传统的MicaZ或Mica2都可以应用，采用TinyOS系统进行编译。

https://www.eeworm.com/dl/701/367941.html

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VHDL/FPGA/Verilog 主时钟为15.36MHz的带选通的8位输出分频器

主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率

https://www.eeworm.com/dl/663/372294.html

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3G开发  802.15.4协议的物理层c文件和header文件

802.15.4协议的物理层c文件和header文件

https://www.eeworm.com/dl/701/373945.html

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