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数据结构  set_交并差,c-c++编译

set_交并差,c-c++编译，集链表多重操作于一体

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Java编程  中国象棋单机版

中国象棋单机版，只能一人下，没有贴图，解压后直接可以用的。

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Delphi控件源码  用来查询搜索数据库数据的查询模块,可以通过设置的条件查询

用来查询搜索数据库数据的查询模块,可以通过设置的条件查询

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其他  批量改后缀名工具批量修改程序后缀的替换工具

批量改后缀名工具批量修改程序后缀的替换工具

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单片机开发  以SPCE061A单片机（ Single Chip Micyoco）为核心

以SPCE061A单片机（ Single Chip Micyoco）为核心，通过DDS合成技术设计制作了一个步进值能任意调节的多功能信号源。该信号源在1KHz～10MHz范围能输出稳定可调的正弦波，并具有AM、FM、ASK和PSK等调制功能。信号输出部分采用低损耗电流反馈型宽带运放作电压放大，很好地解决了带宽和带负载能力的要求。系统带中文显示和键盘 ...

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Java编程  这是我自己开发的一个MVC框架

这是我自己开发的一个MVC框架，已经应用于多个大型项目，还支持torque和velocity。

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VHDL/FPGA/Verilog This build is for developing a "binary-to-BCD" converter for use in // displaying numerals in base-

This build is for developing a "binary-to-BCD" converter for use in // displaying numerals in base-10 so that people can read and interpret the // numbers more readily than they could if the numbers were displayed in // binary or hexadecimal format. Also, a "BCD-to-binary" converter is // tested in ...

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VHDL/FPGA/Verilog /* This program generates the DApkg.vhd file that is used to define * the DA filter core and give

/* This program generates the DApkg.vhd file that is used to define * the DA filter core and gives its parameters and the contents of the * Distributed Arithmetic Look-up-table "DALUT" according to the DA algorithm

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VHDL/FPGA/Verilog IDCT-M is a medium speed 1D IDCT core -- it can accept a continous stream of 12-bit input words at

IDCT-M is a medium speed 1D IDCT core -- it can accept a continous stream of 12-bit input words at a rate of -- 1 bit/ck cycle, operating at 50MHz speed, it can process MP@ML MPEG video -- the core is 100％ synthesizable

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Java编程  一个数据访问层Torque3.1的生成器的源代码

一个数据访问层Torque3.1的生成器的源代码，在我的DWF框架就提供了对他的支持。torque本身与hibernate类似，但使用起来更简单，特别他的生成器可以直接通过扫描数据库来生成相应的数据库访问层。

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