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VHDL/FPGA/Verilog 异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷(GRAY)变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷(GRAY)变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点,使得整个系统可靠性高和抗干扰能力强,系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构, ...
matlab例程 在雷达成像中运用最基本的距离多普勒算法实现雷达成像
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VHDL/FPGA/Verilog 一种基于格雷码的异步FIFO设计与实现,8*8位的fifo VHDL 源码
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Java编程 放到雷克萨福建哦的沙拉克服加拉斯连卡佛很多啦开始放假啦阿斯顿离开福建啦开始
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Java编程 java 版的挖雷程序 模仿Windows的游戏程序 简单易用
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家庭/个人应用 雷诺家庭财务管理系统 v1.0 详细的家庭财务管理方案
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游戏 一个简单的扫雷(Java)代码,功能简单,默认10×10的格,10个雷
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matlab例程 这是里面是岗萨雷斯(matlab)的第三章代码。
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