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找到约 12,768 项符合
零序信号 的查询结果
数学计算 C语言数据结构作业三元组序列表
C语言数据结构作业三元组序列表，特点是非零元在表中按行序有序储存，因此便于进行依行顺序处理的矩阵运算，然而若需按行号存取某一行的非零元，则需从头开始进行查找
嵌入式/单片机编程 HART协议由Rosemount公司开发且已向每个使用者开放HART协议采用标准的Bell 202频移键控信号以1200波特通信以低电平加载于4mA~20mA模拟信号上
HART协议由Rosemount公司开发且已向每个使用者开放HART协议采用标准的Bell 202频移键控信号以1200波特通信以低电平加载于4mA~20mA模拟信号上，由于载波信号的平均值为零所以它对模拟信号没有影响。
matlab例程 语音信号端点检测仿真
语音信号端点检测仿真，内容涉及短时能量及过零率的计算，自相关函数的的计算。
其他 软件的使用方法极为简单。输出信号时
软件的使用方法极为简单。输出信号时，只要选中或取消引脚号，就能在相应的引脚得到相应的脉冲信号（统一为选中为高电平，取消为低电平），“清零”按钮为对应该组的所有信号清零。
输入信号的波形显示，按“开始”按钮为开始进行显示，“停止”为暂停。 ...
其他 S3C44B0X 具有 8 路模拟信号输入的 10 位模/数转换器（ADC）
S3C44B0X 具有 8 路模拟信号输入的 10 位模/数转换器（ADC），它是一个逐次逼近型
的 ADC，内部结构中包括模拟输入多路复用器，自动调零比较器，时钟产生器，10 位逐次
逼近寄存器（SAR），输出寄存器如下图所示。这个 ADC 还提供可编程选择的睡眠模式，
以节省功耗。 ...
VHDL/FPGA/Verilog 同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。 系统以同步信号开始连续发送四个字节
同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。
系统以同步信号开始连续发送四个字节，在发送中出现5个1时插入一个0，在四个数据发送结束而下一次同步没有开始之前，发送7FH，这时中间不需要插入零 ...
VHDL/FPGA/Verilog 同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。 系统以同步信号开始连续发送四个字节
同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。
系统以同步信号开始连续发送四个字节，在发送中出现5个1时插入一个0，在四个数据发送结束而下一次同步没有开始之前，发送7FH，这时中间不需要插入零 ...
其他 数字信号处理的应用之一是从含有加性噪声的信号中去除噪声。现有被噪声污染的信号x[k]=s[k]+d[k],式中： 为原始信号d[k]为均匀分布的白噪声。 （1）分别产生50点的序列s[k]和白噪声序
数字信号处理的应用之一是从含有加性噪声的信号中去除噪声。现有被噪声污染的信号x[k]=s[k]+d[k],式中： 为原始信号d[k]为均匀分布的白噪声。
（1）分别产生50点的序列s[k]和白噪声序列d[k],将二者叠加生成x[k],并在同一张图上绘出x0[k],d[k]和x[k]的序列波形。
（2）均值滤波可以有效去除叠加在低频信号上的噪声。已知3点 ...
VHDL/FPGA/Verilog 在信息信号处理过程中
在信息信号处理过程中，如对信号的过滤、检测、预测等，都要使用滤波器，数字滤波器是数字信号处理（DSP，DigitalSignalProcessing）中使用最广泛的一种器件。常用的滤波器有无限长单位脉冲响应（ⅡR）滤波器和有限长单位脉冲响应（FIR）滤波器两种[1]，其中，FIR滤波器能提供理想的线性相位响应，在整个频带上获得常数群时 ...
单片机开发 逻辑分析仪 PC发送到单片机的命令共7个字节： 第一字节是触发信号
逻辑分析仪
PC发送到单片机的命令共7个字节：
第一字节是触发信号，每bit对应一路信号，1为高电平触发，0为低电平触发；
第二字节是触发有效信号，每bit对应一路信号，1为忽略，0为有效；
第三、四字节是采样时间，对应如下：
2us=0x0402，5us=0x0a02，10us=0x1402，10us=0x2802，50us=0x6402，100us=0xc802，200us=0x3 ...