搜索结果
找到约 19,088 项符合
鉴频器 的查询结果
按分类筛选
VHDL/FPGA/Verilog EDA中常用模块VHDL程序
EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)
VHDL/FPGA/Verilog 高手写的VHDL源码
高手写的VHDL源码，实现DDS跳频器功能
请大家多提意见
VHDL/FPGA/Verilog 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】
【经典设计】VHDL源代码下载～～
其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】
基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编 ...
其他 EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准
EWB做的多功能数字钟
由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒，
可发挥部分：使闹钟具有可整点报时与定时闹钟的功 ...
VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。 ...
其他 数字系统设计实例.pdf,VHDL语言实现
数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器
7.6 数字频率计.值得一看。
邮电通讯系统 使用hspice平台
使用hspice平台，混频器设计源码，频域到300兆。
系统设计方案 fpga cpld 常见模块设计
fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用
单片机开发 adf4118频率合成器编程
adf4118频率合成器编程，用于选频器、选带器开发
单片机开发 本简易网络导纳分析仪以C8051F020为控制和数据处理核心
本简易网络导纳分析仪以C8051F020为控制和数据处理核心，由正弦信号发生器模块、滤波和功率放大模块、I/V变换模块、导纳角测量模块、导纳模测量模块、键盘模块以及液晶显示模块组成。采用数字控制DDS芯片AD9851产生100Hz－10KHz正弦信号，经滤波和功率放大后驱动网络负载。从网络负载中提取被测量信号，输入到以真有效值转 ...