搜索结果
找到约 17,786 项符合
采样保持器 的查询结果
按分类筛选
微处理器开发 UArmJtag2.0仿真软件 功能强大、超“硬”的软件仿真器！ 博创科技最新发布的ARM调试驱动程序UArmJtag2.0是UArmJtag1.5的升级版本
UArmJtag2.0仿真软件 功能强大、超“硬”的软件仿真器！ 博创科技最新发布的ARM调试驱动程序UArmJtag2.0是UArmJtag1.5的升级版本，是继能够成功支持ADS1.2的UArmJtag1.5后的又一重大贡献，UArmJtag2.0可以独立实现FLASH烧写功能，完全替代一般意义上的硬件仿真器，使广大高校师生和科研爱好者从高成本的ARM开发工具中解脱出 ...
VHDL/FPGA/Verilog 采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理
采用Verilog HDL设计,在掌宇智能开发板上得到实现
根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路
微处理器开发 AT89C51SND1具有以下功能： *MP3硬件解码器 -单独的MP3解码器 -支持48
AT89C51SND1具有以下功能： *MP3硬件解码器
-单独的MP3解码器
-支持48，44.1, 32, 24, 22.05, 16KHz采样频率
-左右声道独立的音量控制(软件使用31级)
-重低音、中音、高音均衡控制(31级)
-重低环绕声效果
-辅助数据输出
-“CRC错误”和“MPEG帧同步”指示 ...
VHDL/FPGA/Verilog 用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波
用verilog设计密勒解码器
一、题目：
设计一个密勒解码器电路
二、输入信号：
1． DIN：输入数据
2． CLK：频率为2MHz的方波，占空比为50％
3． RESET：复位信号，低有效
三、输入信号说明：
输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成；
A：前8个时钟保持“1”， ...
串口编程 将11520采样率(可用cooledit得到)的wav文件转换为可供串口播放的PWM文件
将11520采样率(可用cooledit得到)的wav文件转换为可供串口播放的PWM文件，用windows的超级终端或者串口调试器发送到串口便可以用接在串口TxD和GND之间的喇叭听到
单片机开发 介绍一种高分辨率的双路A/D转换器AD7711
介绍一种高分辨率的双路A/D转换器AD7711，能满足双路A/D采样要求。内容包括AD7711的特点，
内部寄存器结构和外部接口，并详细阐述了数据采集系统中AD7711与单片机AT89S8252的接口技术，包
括硬件接口电路和软件程序设计及其注意事项。 ...
汇编语言 一个与一个低通滤波器结合可以用作简单、廉价的数/模转换器。其输出可用于驱动电压控制器件
一个与一个低通滤波器结合可以用作简单、廉价的数/模转换器。其输出可用于驱动电压控制器件，或用于需要模/数转换器采样受控参数的反馈控制系统中。PWM常用于电机控制系统中。
系统设计方案 模数 转换器的设计是一个巨大挑战
模数 转换器的设计是一个巨大挑战，因为它具有必须在系统级加以考虑的各种不同的输入采样结构。本文将探讨几种通用的输入采样结构，并讨论每种结构对系统其它部 分的影响。
串口编程 /*系统时钟采用 Fosc=7.373 定时器方式1的定时时间 Time=(65536-THTL)*2/Fosc,默认5ms 定时器1工作在16位
/*系统时钟采用 Fosc=7.373
定时器方式1的定时时间 Time=(65536-THTL)*2/Fosc,默认5ms
定时器1工作在16位，用作系统时钟
定时器0工作在16位，作为定时开始采样用，定时范围为0.1ms(0xfe8f)-15ms(0x27fe)，默认为1ms=0xf19a，可以通过设置命令改变
串行口波特率由内部产生，11.059MHz->BRGR1:0=0x0050=115200Bps,0x00b0=5760 ...
系统设计方案 以组合大视场星敏感器的卫星自主导航方法为例
以组合大视场星敏感器的卫星自主导航方法为例，设计改进的广义卡尔曼滤波算法，通过仿真，可以看出该算法对减小采样周期所带来的轨道误差有很好效果。