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VHDL/FPGA/Verilog 本书详细介绍了VHDL语言设计数字逻辑电路和数字系统的过程和方法
本书详细介绍了VHDL语言设计数字逻辑电路和数字系统的过程和方法，并对设计中各种相关技术做了详细的介绍，出此之外，本书提供了丰富的
实例，条理清晰，通俗易懂。
嵌入式/单片机编程 实现8通道模拟/数字转换和数字/模拟转换的例子,采用ISA总线控制逻辑.
实现8通道模拟/数字转换和数字/模拟转换的例子,采用ISA总线控制逻辑.
单片机开发 GPIO (通用输入/输出)或总线扩展器利用工业标准I² C、SMBus™ 或SPI™ 接口简化了I/O口的扩展。
GPIO (通用输入/输出)或总线扩展器利用工业标准I² C、SMBus™ 或SPI™ 接口简化了I/O口的扩展。
其他 一个利用task和电平敏感的always块设计比较后重组信号的组合逻辑的实例。可以看到
一个利用task和电平敏感的always块设计比较后重组信号的组合逻辑的实例。可以看到，利用task非常方便地实现了数据之间的交换，如果要用函数实现相同的功能是非常复杂的；另外，task也避免了直接用一般语句来描述所引起的不易理解和综合时产生冗余逻辑等问题。 ...
通讯编程文档 教你如何使用qtopia自带的designer工具简化界面设计
教你如何使用qtopia自带的designer工具简化界面设计，以及如何向用uic工具转化后的文件中添加自己的功能，最后成功编译你的QTOPIA程序。这是一个完整的实例。
VHDL/FPGA/Verilog 4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入
4bit ALU（运算逻辑单元）的设计
给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。
其他 程序补充说明：对于时序逻辑
程序补充说明：对于时序逻辑，即always模块的敏感表为沿敏感信号（多为时钟或复位的正沿或负沿），统一使用非阻塞赋值“<=”
VHDL/FPGA/Verilog EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器
--- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。
UART 接收器
--- 串行数据帧和接收时钟是异步的，发送来的数据由逻 ...
VHDL/FPGA/Verilog 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数
四位计数器
计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。