搜索结果
找到约 1,737 项符合
连续增减计数 的查询结果
其他 查错问题 文件名：check.* 输入文件：check.in（文本文件
查错问题
文件名：check.*
输入文件：check.in（文本文件，选手按规定格式自行创建）
输出文件：check.out（文本文件）
问题描述：
很多英文文本编辑软件都具有辅助查错功能。现在有一个标准的词库，请根据该标准词库编制程序实现查错功能。
输入格式：
从文本文件check.in中读入数据。
第一行一个整数N（N≤10000），表 ...
嵌入式/单片机编程 学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
其他 学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
数学计算 拉格朗日插值逼近：在离散数据基础上补插除连续函数是计算数学中最基本最常用的手段是函数逼近的重要方法。
拉格朗日插值逼近：在离散数据基础上补插除连续函数是计算数学中最基本最常用的手段是函数逼近的重要方法。
编译器/解释器 编译原理课程的词法分析器 并且能够判别科学计数法
编译原理课程的词法分析器 并且能够判别科学计数法
编译器/解释器 递归下降分析法构造的语法分析机 能够判断科学计数法 可判别的运算符为+-*/（）
递归下降分析法构造的语法分析机 能够判断科学计数法 可判别的运算符为+-*/（）
VHDL/FPGA/Verilog VHDL数字钟设计程序 设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时
VHDL数字钟设计程序
设计要求
基本要求：
1、24小时计数显示；
2、具有校时功能（时，分） ；
附加要求：
1、实现闹钟功能（定时，闹响）；
汇编语言 数字钟 可实现正常计数校准 还有方电台报时功能 四低一高 闹钟功能
数字钟 可实现正常计数校准 还有方电台报时功能 四低一高 闹钟功能
其他 信号采集数据自动连续保存程序
信号采集数据自动连续保存程序，在labview环境下开发，提高数据采集效率
VHDL/FPGA/Verilog 实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器
实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例1是其VHDL描述。由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；