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VHDL/FPGA/Verilog 一种将异步时钟域转换成同步时钟域的方法
一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。
其他行业 此程序用fortran语言开发
此程序用fortran语言开发，可以激发出地震正演模拟中使用的各种频率的雷克子波。
VHDL/FPGA/Verilog 将二进制数转化为格备码
将二进制数转化为格备码，4位并行。binary_input为二进制数输入，
gray_output为格雷码输出。
VHDL/FPGA/Verilog 典型的状态机
典型的状态机，简单的状态机可以不需要编码，也可以采用one-hot编码方式，如果状态很多时，采用格雷码，能有效避免亚稳态。
VHDL/FPGA/Verilog 含有七人表决器
含有七人表决器，格雷码变换电路，英文字符显示电路，基本触发器（D和JK），74LS160计数器功能模块，步长可变的加减计数器
通讯编程文档 fifo vhdl源码
fifo vhdl源码，高可靠性，带有格雷码同步，有需要可依进行参考！
VHDL/FPGA/Verilog VHDL案例代码
VHDL案例代码，配套雷伏荣编的《VHDL电路设计》
单片机开发 本实验板的制作原则
本实验板的制作原则，简单实用。资源： 8 个LED（闪灯，走马灯，各式花样灯）。4 个数码管（时钟显示，遥控码显示，计数显示等各种显示）。6 个按键（按键扫描，中断，计数器）。 AT24C02（I2C 总线接口实验）。6个接收头（家电遥控器接收，解码）。MAX232（串行RS232 和电脑通迅实验）。蜂鸣器提供各种实验的例程，让初学 ...
matlab例程 遗传算法MATLAB函数程序
遗传算法MATLAB函数程序，格雷编码，均匀，多点交叉，倒位操作