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VHDL/FPGA/Verilog 一个带波形输出的扫频模板systemC源程序

一个带波形输出的扫频模板systemC源程序，该程序在SystemCStudio开发平台下生成，实现systemC仿真、波形显示以及自动生成Verilog HDL代码。

https://www.eeworm.com/dl/663/163862.html

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其他嵌入式/单片机内容  利用8051片内定时器TO来测量外部脉冲宽度的例子

利用8051片内定时器TO来测量外部脉冲宽度的例子

https://www.eeworm.com/dl/687/164225.html

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编译器/解释器  LL输出4元式,运用C语言编程,语言简洁明白!

LL输出4元式,运用C语言编程,语言简洁明白!

https://www.eeworm.com/dl/628/164455.html

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汇编语言  杨辉三角形的打印输出算法,采用ASM编程.

杨辉三角形的打印输出算法,采用ASM编程.

https://www.eeworm.com/dl/644/164456.html

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其他嵌入式/单片机内容  自动售货机包含可调节输入输出 vhdl实现也可

自动售货机包含可调节输入输出 vhdl实现也可

https://www.eeworm.com/dl/687/164666.html

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其他  用ADS开发的ARM pwn输出

用ADS开发的ARM pwn输出，是学习 ARM编程的一个好例程

https://www.eeworm.com/dl/534/164976.html

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书籍源码  信号、系统和系统响应 1、理想采样信号序列 2、单位脉冲序列 3、矩形序列 4、特定冲击串 5、卷积计算 6、卷积定律验证

信号、系统和系统响应 1、理想采样信号序列 2、单位脉冲序列 3、矩形序列 4、特定冲击串 5、卷积计算 6、卷积定律验证

https://www.eeworm.com/dl/532/165140.html

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VHDL/FPGA/Verilog SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现

SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现，共占用5个Slice。用来生成gold码。

https://www.eeworm.com/dl/663/165146.html

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其他  radar.mdl文件为SIMULINK 模块,对单脉冲雷达进行系统仿真!

radar.mdl文件为SIMULINK 模块,对单脉冲雷达进行系统仿真!

https://www.eeworm.com/dl/534/165485.html

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压缩解压  数据压缩编码LZW演示版本,基于文件的输入输出操作.

数据压缩编码LZW演示版本,基于文件的输入输出操作.

https://www.eeworm.com/dl/617/165577.html

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