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VHDL/FPGA/Verilog 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内
数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了 ...
VHDL/FPGA/Verilog 曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0
曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致 ...
VHDL/FPGA/Verilog 分频器的vhdl描述
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
其他书籍 对射频设计者来说
对射频设计者来说，高速的信号处理器加上高性能的数模/模数转换器的进步，使得将更高的中频数字化成为可能。从而进一步减少了射频（RF）部分，并且在整体上提高了射频（RF）部分的性能。图1-1是一个现代无线数字接收机的功能模块框图。这里，射频的模拟部分被限制在信号前端，而几乎全部的基带和中频（IF）处理都是数字实现 ...
系统设计方案 数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数
数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数，这就要求由分频器产生标准闸门时间信号，计数器记录脉冲个数，由控制器对闸门信号进行选择，并对计数器使能断进行同步控制。控制器根据闸门信号确定最佳量程。 ...
VHDL/FPGA/Verilog 基于状态图的光电编码器4倍频vhdl程序
基于状态图的光电编码器4倍频vhdl程序，输入相位差90度的两相，输出倍频和方向信号
通讯/手机编程 心电信号加入0.5Hz的基线漂移
心电信号加入0.5Hz的基线漂移，通过0.5Hz高通滤波器，滤波后的波形与原波形的对比 ，滤波器特性曲线分析；信号加入50Hz工频漂移，通过50Hz陷波器，滤波后的波形与原波形的对比 ，滤波器特性曲线分析
3G开发 qpsk调制和扩频扰码是无线通信中
qpsk调制和扩频扰码是无线通信中，基带信号处理很重要的步骤，本程序主要针对td-scdma系统的基带处理
VHDL/FPGA/Verilog 基于Quartus II的数控分频器的项目设计
基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码