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超前进位加法器 的查询结果
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其他 用LSFR实现计数功能
用LSFR实现计数功能，可以减少对寄存器和少一个加法器，涉及verilog的人来说
VHDL/FPGA/Verilog vhdl语言设计频率计
vhdl语言设计频率计，十进制加法器.运用maxplus2运行，
VHDL/FPGA/Verilog 基于verilog的fir滤波器设计
基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
嵌入式/单片机编程 设计一个具有特定功能的数字电子钟。准确计时
设计一个具有特定功能的数字电子钟。准确计时，以数字形式显示h、min、s 的时间。小时的计时要求为二十四进位，分和秒的计时要求为六十进位。
该电子钟上电或按键复位后能自动显示系统提示00-00-00，进入时钟准备状态；第一次按电子钟功能键，电子钟从0时0分0秒开始运行，进入时钟运行状态；再次按电子钟功能键，则电子钟进 ...
VHDL/FPGA/Verilog 数字信号处理的fpga实现
数字信号处理的fpga实现，用VHDL编程设计加法器
单片机开发 1
1，时-分-秒（2位-2位-2位）显示
可通过键盘置入时间值。
2，可通过键盘置入日期值,在LED上从右向左滚动显示
年_月_日3次，如：
2008_01_20<-2008_01_20
日期值随时钟进位改变，可用按键调出当前日期值滚动显示。
3，实现每日闹铃功能，闹铃时间可用按键设置。闹铃时蜂鸣器响12秒，可用按键中断蜂鸣声音。
4，实现 ...
VHDL/FPGA/Verilog VHDL编程一百例
VHDL编程一百例，包括加法器、乘法器、移位寄存器、奇偶校验器等。pdf格式的，仅供学习使用
汇编语言 编制和调试一个自制时钟
编制和调试一个自制时钟，在屏幕的右上方正确显示当时时间，能正确进位；同时系统能进行命令处理和运行程序。
单片机开发 Abstract七段显示器在DE2可当成Verilog的console
Abstract七段显示器在DE2可当成Verilog的console，做为16进位的输出结果。Introduction使用环境：Quartus II 7.2 SP1 + DE2(Cyclone II EP2C35F627C6)简单的使用switch当成2进位输入，并用8位数的七段显示器显示16进位的结果。
VHDL/FPGA/Verilog 一个基于FPGA的数字跑表系统的设计
一个基于FPGA的数字跑表系统的设计，最小单位是百分表位。采用十进制进位。