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超前进位加法器 的查询结果
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操作系统开发 两条5级的并行流水线
两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。
主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
汇编语言 实验目的 这次进行的模型机的总体设计
实验目的
这次进行的模型机的总体设计，是在前几次实验田的基础之上进行的。前面几次实验中有算术逻辑运算单元实验，这次实验主要是完成对不带进位和带进位的加减法进行运算。这也是我们这们这次实验中的两个主要的题目。后面我们还有对通用寄存器、指令和微程序控制单元等部分的实验。而这些都是为了让我们更加了解计算机 ...
Delphi控件源码 关于verilog的各个基本模块的源代码
关于verilog的各个基本模块的源代码，如加法器，寄存器，选择器及各个测试文件
Java编程 刚自学了struts
刚自学了struts，做了个加法器，希望高人指点！
VHDL/FPGA/Verilog 实现dds功能
实现dds功能，利用quartus软件，
子模块包括加法器，锁相环，date-rom
利用原图将各模块综合，利用ps2键盘控制频率及相位。
系统设计方案 1. 完成时／分／秒的依次显示并正确计数
1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示；
2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；
3. 定时器：实现整点报时，通过扬声器发出高低报时声音；
4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整；
5. 闹钟：实现分/时闹钟 ...
单片机开发 数字钟的单片机实现
数字钟的单片机实现，有详细的源码及解释
算法结构清晰，对单片机学习者非常有用
对于电子专业的，拿来当课程设计也是相当不错的
功能有：
1，完成秒／分／时的依次显示并正确计数；
2，秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位；
3，定时闹钟：实现整点报时，有扬声器发出报时声音；
4，时间设置，也就 ...
VHDL/FPGA/Verilog 为了减轻大家负担
为了减轻大家负担，在次把带进位输入的8位加法计数器上传，希望能出分；力
VHDL/FPGA/Verilog 为了给大家紧张的工作减轻点负担
为了给大家紧张的工作减轻点负担，我把带进位输入的8位加法计数器上传在此，希望大家支持
VHDL/FPGA/Verilog Verilog的135个经典设计实例
Verilog的135个经典设计实例，直流电机控制，游戏机，三态总线，加法器，锁存器等