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超前进位加法器 的查询结果
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多国语言处理 本实验主要是编制和调试一个自制时钟
本实验主要是编制和调试一个自制时钟，在屏幕右上角显示当时的时间：按хх.хх.хх形式显示,并且能正确进位,24小时应清零。同时，在显示时间时，DOS系统能正确处理各种命令，正确执行应用程序。
数值算法/人工智能 在许多情况下我们需要穷举组合的算法
在许多情况下我们需要穷举组合的算法，比如密码词典。这个算法的关键是密码下标进位的问题。另外本例子中的写文件语句效率比较低，为了降低算法复杂度没有优化。如果要提高写文件的效率，可以使用缓冲区，分批写入。
加密解密 RSA算法 :首先, 找出三个数, p, q, r, 其中 p, q 是两个相异的质数, r 是与 (p-1)(q-1) 互质的数...... p, q, r 这三个数便是 person_key
RSA算法 :首先, 找出三个数, p, q, r, 其中 p, q 是两个相异的质数, r 是与 (p-1)(q-1) 互质的数...... p, q, r 这三个数便是 person_key，接著, 找出 m, 使得 r^m == 1 mod (p-1)(q-1)..... 这个 m 一定存在, 因为 r 与 (p-1)(q-1) 互质, 用辗转相除法就可以得到了..... 再来, 计算 n = pq....... m, n 这两个数便是 publi ...
其他行业 1、 具有以数字形式显示时、分、秒的功能。 2、 小时计时要求为“１２翻１”
1、 具有以数字形式显示时、分、秒的功能。 2、 小时计时要求为“１２翻１”，分和秒计时要求为６０进位。 3、 校正时间的功能。 4、 定时功能。 5、 报整点时间的功能。
VHDL/FPGA/Verilog 内附多路选择器
内附多路选择器，74系列芯片VHDL源码，加法器，FIR，比较器等大量例子，对初学VHDL语言很有好处。可用maxplus，quartus，synplicity等综合软件进行调试
VHDL/FPGA/Verilog 内有波形发生器
内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序
VHDL/FPGA/Verilog vhdl的几个编程
vhdl的几个编程，4位除法器的设计和原理说明，还有8位CPU设计
VHDL/FPGA/Verilog 这是有关VHDL的相关源代码
这是有关VHDL的相关源代码，有简易CPU、加法器、除法器、计数器等
数学计算 一个有关进制的和程序
一个有关进制的和程序，它将一定范围内的数编制成组，通过从二进位制到十进位制，
进行编组，输入进制数和组数，即可自动计算出数据，并显示在屏幕上，同时输出到文件中，是很不错的程序，我用了好几天才编好，很精悍！ ...