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超前进位加法器 的查询结果
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其他 自己做的数字逻辑电路课程设计
自己做的数字逻辑电路课程设计，课题：八位二进制并行加法器的实现，包含代码和流程图以及基本说明
VHDL/FPGA/Verilog 本程序为加密芯片内部加密运算单元部分
本程序为加密芯片内部加密运算单元部分，包括32位减法器、移位寄存器、加/减法器、寄存器等，对密码芯片运算部分设计具有一定指导意义
其他 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
倒计时计数值输出至二个数码管显示；
程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个位和十位计数器，P2产生个位向十位 ...
VHDL/FPGA/Verilog  系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
&#61548 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
&#61548 因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
&#61548 倒计时计数值输出至二个数码管显示；
&#61548 程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个 ...
VHDL/FPGA/Verilog 三种16位整数运算器的ALU设计方法
三种16位整数运算器的ALU设计方法，调用库函数74181（4位ALU），组成串行16位运算器。(用74181的正逻辑)
B．调用库函数74181和74182，组成提前进位16位运算器。(用74181的正逻辑)
注意：调74181库设计，加进位是“0”有效，减借位是“1”有效，所以最高位进位或借位标志寄存器要统一调整到高有效
C．用always @，case方式 ...
其他 一些接口电路的Verilog设计
一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。
汇编语言 实现一位BCD码的加法
实现一位BCD码的加法，并且带有进位。还可以利用逻辑电路实现此功能。
VHDL/FPGA/Verilog （1） 计数器的输入为RST（复位）
（1） 计数器的输入为RST（复位），EN（使能），CLK（时钟），U_D（up_down加/减选择）；输出为COUT（进位/借位输出），CQ（3：1）（数值输出）；
范围65536。
技术资料 STM32驱动电机加减速控制程序
此程序是基于STM32单片机开发的步进电机加减速控制程序，初学者可以参考下