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VHDL/FPGA/Verilog 接收解码用VHDL语言编写程序

接收解码用VHDL语言编写程序，在EDA实验板上实现解码，要求具有以下功能：（a）将一体化红外接收解调器的输出信号解码（12个单击键、6个连续键，单击键编号为7－18，连续键编码为1－6），在EDA实验板上用七段数码管显示出来；（b）当按下遥控器1—6号连续键时，在EDA实验板上用发光二极管点亮作为连续键按下的指示，要求 ...

https://www.eeworm.com/dl/663/316813.html

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Linux/Unix编程  用C语言写的linux下的ping程序

用C语言写的linux下的ping程序，使用nanosleep()判断icmp超时，未使用信号量

https://www.eeworm.com/dl/619/318746.html

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VHDL/FPGA/Verilog 基于VHDL硬件描述语言

基于VHDL硬件描述语言，对基带信号进行PSK调制

https://www.eeworm.com/dl/663/319726.html

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VHDL/FPGA/Verilog 基于VHDL硬件描述语言

基于VHDL硬件描述语言，对基带信号进行4FSK调制

https://www.eeworm.com/dl/663/319727.html

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VHDL/FPGA/Verilog 基于VHDL硬件描述语言

基于VHDL硬件描述语言，对基带信号进行4ASK调制

https://www.eeworm.com/dl/663/319728.html

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VHDL/FPGA/Verilog 基于VHDL硬件描述语言

基于VHDL硬件描述语言，完成对基带信号的MFSK调制,源码

https://www.eeworm.com/dl/663/324083.html

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VHDL/FPGA/Verilog 详细介绍了VHDL语言的功能

详细介绍了VHDL语言的功能，运用Quartus II 平台完成信号发生器的设计

https://www.eeworm.com/dl/663/327363.html

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VHDL/FPGA/Verilog 1．6个数码管动态扫描显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹

1．6个数码管动态扫描显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能，时、分定闹即可，无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模 ...

https://www.eeworm.com/dl/663/327830.html

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VHDL/FPGA/Verilog 1．6个数码管静态显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个

1．6个数码管静态显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按 ...

https://www.eeworm.com/dl/663/327835.html

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单片机开发  C语言代码

C语言代码，生成3路有120度相位差的125Hz方波信号。可简单改编为多路、有均匀相位差、占空比可调的方波信号。 CPU是PIC16F73，8MHz晶振，开发环境MPLAB IDE 7.6或更高版本，需安装有PICC8编译器。

https://www.eeworm.com/dl/648/328566.html

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VHDL/FPGA/Verilog 详细介绍了VHDL语言的功能

VHDL/FPGA/Verilog 1．6个数码管动态扫描显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹

VHDL/FPGA/Verilog 1．6个数码管静态显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个

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