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译码器设计 的查询结果
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可编程逻辑 EDA原理及VHDL实现（何宾教授）
第1章 数字系统EDA设计概论
第2章 可编程逻辑器件设计方法
第3章 VHDL语言基础
第4章 数字逻辑单元设计
第5章 数字系统高级设计技术（*）
第6章 基于HDL设计输入
第7章 基于原理图设计输入
第8章 设计综合和行为仿真
第9章 设计实现和时序仿真
第10章 设计下 ...
人工智能/神经网络 duda的模式分类作业源代码
duda的模式分类作业源代码，第二章上机练习第2题。2类问题的分类器设计。c语言编程。
其他 EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准
EWB做的多功能数字钟
由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒，
可发挥部分：使闹钟具有可整点报时与定时闹钟的功 ...
SCSI/ASPI 将4MHz的访波输入到ccc模块上
将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码 ...
VHDL/FPGA/Verilog 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时
1.高精度数字秒表（0.01秒的vhdl语言实现）
2.具有定时，暂停，按键随机存储，翻页回放功能；
3.对30M时钟分频产生显示扫描时钟
4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。
5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计 ...
其他 密码锁的VHDL实现
密码锁的VHDL实现，分为几个部分。包括除颤抖电路，译码器，等
邮电通讯系统 使用hspice平台
使用hspice平台，混频器设计源码，频域到300兆。
matlab例程 目录结构 ├─WuYuFei ├─WuYufei_matlab ├─cap_turbo ├─mother └─paper constituent_decoder_SemiTh.m co
目录结构
├─WuYuFei
├─WuYufei_matlab
├─cap_turbo
├─mother
└─paper
constituent_decoder_SemiTh.m
constituent_decoder_logmap.m
constituent_decoder_max.m
constituent_decoder_Th.m
这四个文件是子译码器
interleaver_3GPP.m
3GPP标准的交织器。Turbo.m中可以选择是用伪随机交织还是3GPP标准交织
decod ...
VHDL/FPGA/Verilog 本程序以XILINX公司的ISE８.２为开发平台
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了一个简单的译码器，适合处学者