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译码器设计 的查询结果
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VHDL/FPGA/Verilog 利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23）
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。 ...
系统设计方案 低噪声震荡器设计资料,网上找来的,比较好的 资料
低噪声震荡器设计资料,网上找来的,比较好的 资料
VHDL/FPGA/Verilog 有VHDL写的一个38译码器,并付仿真波形.
有VHDL写的一个38译码器,并付仿真波形.
VHDL/FPGA/Verilog :传统的交通灯控制器多数由单片机或PLC来实现,文中介绍了基于VHDL硬件描述语言进行交通灯控制 器设计的一般思路和方法。选择XIL INX公司低功耗、低成本、高性能的FPGA芯片,采用ISE5.
:传统的交通灯控制器多数由单片机或PLC来实现,文中介绍了基于VHDL硬件描述语言进行交通灯控制
器设计的一般思路和方法。选择XIL INX公司低功耗、低成本、高性能的FPGA芯片,采用ISE5. X和MODELSIM
SE 6. 0开发工具进行了程序的编译和功能仿真。最后给出了交通灯控制器的部分VHDL源程序和仿真结果,仿
真结果表明该系统的设计 ...
汇编语言 抢答器设计 1、如果想调节抢答时间或答题时间,按"抢答时间调节"键或"答题时间调节"键进入调节状态,此时会显示现在设定的抢答时间或回答时间值
抢答器设计
1、如果想调节抢答时间或答题时间,按"抢答时间调节"键或"答题时间调节"键进入调节状态,此时会显示现在设定的抢答时间或回答时间值
VHDL/FPGA/Verilog 适用异步收发器设计的vhdl语言,是学习UART知识的好例程
适用异步收发器设计的vhdl语言,是学习UART知识的好例程
Java书籍 用于冷凝器设计计算的一小段代码
用于冷凝器设计计算的一小段代码，希望对有关人员有用
RFID编程 RFID阅读器设计的硕士毕业论文
RFID阅读器设计的硕士毕业论文，包含了详细的标准分析，设计框图，代码示例
其他 这是Actel 的FPGA的译码器的VHDL源代码。
这是Actel 的FPGA的译码器的VHDL源代码。
嵌入式/单片机编程 128位的地址译码器
128位的地址译码器，在cpld或者fpga上实现兼可