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VHDL/FPGA/Verilog 基于vhdl的数控分频器设计的源代码及仿真

基于vhdl的数控分频器设计的源代码及仿真

https://www.eeworm.com/dl/663/257943.html

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其他  哈夫曼的编码译码器

哈夫曼的编码译码器，还附带有压缩跟解压缩的功能。

https://www.eeworm.com/dl/534/261468.html

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其他  衰减器设计衰减器设计衰减器设计

衰减器设计衰减器设计衰减器设计

https://www.eeworm.com/dl/534/263976.html

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通讯编程文档  基于SystemView的汉明码编译码器的仿真

基于SystemView的汉明码编译码器的仿真

https://www.eeworm.com/dl/646/265047.html

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其他书籍  RS译码器源码

RS译码器源码

https://www.eeworm.com/dl/542/267967.html

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数据结构  哈夫曼编译码器实现简单

哈夫曼编译码器实现简单，功能简单界面美观

https://www.eeworm.com/dl/654/268036.html

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邮电通讯系统  可变分数抽取器设计。用matlab里的sg实现

可变分数抽取器设计。用matlab里的sg实现，可转化为bit文件下载到fpga 。

https://www.eeworm.com/dl/690/268284.html

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嵌入式/单片机编程  译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.

译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.

https://www.eeworm.com/dl/647/269003.html

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VHDL/FPGA/Verilog DE2板上的hello程序,实现在8个七段译码器上循环显示hello

DE2板上的hello程序,实现在8个七段译码器上循环显示hello

https://www.eeworm.com/dl/663/269286.html

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VHDL/FPGA/Verilog 基于FPGA的全数字调制解调器设计实例

基于FPGA的全数字调制解调器设计实例，包含有Matlab程序和Quartus程序

https://www.eeworm.com/dl/663/269631.html

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