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译码器设计 的查询结果
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VHDL/FPGA/Verilog 计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码
计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码
软件设计/软件工程 《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写
《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写
matlab例程 全数字调制解调器设计的matlab程序 有CIC FIR等滤波器
全数字调制解调器设计的matlab程序 有CIC FIR等滤波器
系统设计方案 基于fpga的JPEG编解码器设计
基于fpga的JPEG编解码器设计，采用流水线优化解决时间并行性问题，提高DCT/IDCT模块的运行速度。
VHDL/FPGA/Verilog 基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
其他 用VHDL 语言描述度三线八线译码器
用VHDL 语言描述度三线八线译码器，其开发均在FPGA中
单片机开发 这是点阵程序 个人认为先学点阵再学lcd比较好 p0 p2分别接16*16点阵的高八位和低八位(纵向取模) p3口低四位接4-16线译码器（74ls154）译码器低电平为列选 消除鬼影的方法：
这是点阵程序
个人认为先学点阵再学lcd比较好
p0 p2分别接16*16点阵的高八位和低八位(纵向取模)
p3口低四位接4-16线译码器（74ls154）译码器低电平为列选
消除鬼影的方法：
系统设计方案 并行AVS实时编解码器设计与实现 介绍了一种并行AVS实时编码器的设计
并行AVS实时编解码器设计与实现
介绍了一种并行AVS实时编码器的设计，它包括音视频数据输入、音视频编码、传输流系统复用器、输出和控制部分，其
中重点介绍了视频编码器和传输流系统复用器的设计和实现。实验结果证明，实现标清AVS实时编码器是可行的。 ...
单片机开发 按键扫描 51单片机加8279 8279通过74LS 138译码器扩展4×4键盘、6位显示器。 由3-8译码器对SL0～SL2译出键扫描线
按键扫描 51单片机加8279
8279通过74LS 138译码器扩展4×4键盘、6位显示器。
由3-8译码器对SL0～SL2译出键扫描线，由另一3-8译码器译出显示器的位扫描线，并采用了编码扫描方式。
为了防止出现重键现象，扫描输出线高位SL3不参加键扫描译码。CPU对8279的监视采用了查询方式，故8279的中断请求信号IRQ悬空未用。 ...
VHDL/FPGA/Verilog 使用Verilog硬件描述语言编程的38译码器
使用Verilog硬件描述语言编程的38译码器，包含测试描述