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网络时延 的查询结果
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可编程逻辑 Xilinx UltraScale：为您未来架构而打造的新一代架构
Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。
UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado&reg ...
可编程逻辑 基于FPGA的RS码译码器的设计
介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
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可编程逻辑 LTE标准下Turbo码编译码器的集成设计
针对固定码长Turbo码适应性差的缺点，以LTE为应用背景，提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长，平衡译码性能和系统时延。方案采用“自顶向下”的设计思想和“自底而上”的实现方法，对 Turbo编译码系统模块化设计后优化统一，经时序仿真验证后下载配置 ...
可编程逻辑 Xilinx FPGA全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
可编程逻辑 通用阵列逻辑GAL实现基本门电路的设计
通用阵列逻辑GAL实现基本门电路的设计
一、实验目的
1.了解GAL22V10的结构及其应用；
2.掌握GAL器件的设计原则和一般格式；
3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计；
4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。
二、实验原理
1. 通用阵列逻辑GAL22V10
通用阵列逻辑GAL是由可编程的与阵列、固定（ ...
工控技术 CAN-bus总线现场布线和接口设计及电缆和连接器选择
本文档说明实际建立一个CAN-bus网络时，对网络布线和CAN 接口的设计，对通讯电 缆和连接器的选择，以及一些保障通讯可靠、提高抗干扰能力的经验措施。
Internet/网络编程 IP网的QoS技术研究
IP网的QoS技术研究，介绍了排队类型，等待时延等。
matlab例程 jitterbug是基于matlab的工具箱
jitterbug是基于matlab的工具箱，允许对在不同的时域条件下的线性系统的二次性能指标计算。用这个工具箱，可以很容易看出系统对时延、jitter和数据丢失等的响应。
matlab例程 由于自校正控制器在实际中的广泛运用
由于自校正控制器在实际中的广泛运用，其缺点日益明显，主要体现在变阶次、变时延和变参数的系统中，因此研制具有较强的鲁棒性的控制器在实际运用中非常有用。Clark等人提出的广义预测控制自校正控制器是一种基于参数模型的预测控制算法，它采用了时段优化性能指标，结合辨识和自校正机制，从而克服自校正控制中存在的缺点 ...
通讯/手机编程 关于simu1: 在simlink运行之前的初始化过程中
关于simu1:
在simlink运行之前的初始化过程中，完成了信道时延和幅度的估计，多径合成权系数估计
多径合成采用可选EG/MR/MMSE合成
信道可选白噪声信道AWGN和IEEE80.215.3a UWB标准信道模型(CM1-CM4)但为了简化，
这里采用了IEEE80.215.3a给出了信道模型中的仿真数据包(如果你是作超宽带的，信道模型程序和数据可从IEEE80.21 ...