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其他  用LSFR实现计数功能

用LSFR实现计数功能，可以减少对寄存器和少一个加法器，涉及verilog的人来说

https://www.eeworm.com/dl/534/387959.html

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Delphi控件源码  自定义打印纸张问题,可以随打印机的最小高度定义纸张大小

自定义打印纸张问题,可以随打印机的最小高度定义纸张大小

https://www.eeworm.com/dl/666/388547.html

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单片机开发  实现频率计1 设计要求设计基于AT89S51的频率设计电路 1.1 设计任务 (1) 测量方波的频率:1Hz~~10kHz； (2) 计数误差不超过±1HZ；

实现频率计1 设计要求设计基于AT89S51的频率设计电路 1.1 设计任务 (1) 测量方波的频率:1Hz~~10kHz； (2) 计数误差不超过±1HZ；

https://www.eeworm.com/dl/648/392184.html

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嵌入式/单片机编程  学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。

学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。

https://www.eeworm.com/dl/647/394362.html

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其他  学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。

学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。

https://www.eeworm.com/dl/534/394363.html

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编译器/解释器  编译原理课程的词法分析器并且能够判别科学计数法

编译原理课程的词法分析器并且能够判别科学计数法

https://www.eeworm.com/dl/628/394708.html

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编译器/解释器  递归下降分析法构造的语法分析机能够判断科学计数法可判别的运算符为+-*/（）

递归下降分析法构造的语法分析机能够判断科学计数法可判别的运算符为+-*/（）

https://www.eeworm.com/dl/628/394712.html

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VHDL/FPGA/Verilog VHDL数字钟设计程序设计要求基本要求： 1、24小时计数显示； 2、具有校时功能（时

VHDL数字钟设计程序设计要求基本要求： 1、24小时计数显示； 2、具有校时功能（时，分）；附加要求： 1、实现闹钟功能（定时，闹响）；

https://www.eeworm.com/dl/663/394805.html

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汇编语言  数字钟可实现正常计数校准还有方电台报时功能四低一高闹钟功能

数字钟可实现正常计数校准还有方电台报时功能四低一高闹钟功能

https://www.eeworm.com/dl/644/394823.html

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VHDL/FPGA/Verilog 实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器

实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例1是其VHDL描述。由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；

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