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系统设计方案 一种基于锁相环的数字频率合成器的设计
一种基于锁相环的数字频率合成器的设计
单片机开发 本程序实现了一个数字频率计。它由一个测频控制信号发生器TESTCTL
本程序实现了一个数字频率计。它由一个测频控制信号发生器TESTCTL，8个有时钟的十进制计数器CNT10，一个32位锁存器REG32B组成。
VHDL/FPGA/Verilog 用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块.
用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块.
单片机开发 简易数字频率计题解.（ 1997年 B 题 ） 编写与讲解人:田良(东南大学无线电系,2003年3月12日) 一）任务 设计并制作一台数字显示的简易频率计。 （二）要求 1.基本要求
简易数字频率计题解.（ 1997年 B 题 ）
编写与讲解人:田良(东南大学无线电系,2003年3月12日)
一）任务
设计并制作一台数字显示的简易频率计。
（二）要求
1.基本要求
(1)频率测量
a.测量范围 信号：方波、正弦波
幅度：0.5V～5V[注]
频率：1Hz～1MHz
b.测试误差≤0.1％
(2)周期测量
a.测量范围 信号：方波、正弦波
...
行业发展研究 频率合成技术：历史、现状及发展。对这方面的认识有帮助
频率合成技术：历史、现状及发展。对这方面的认识有帮助
VHDL/FPGA/Verilog 基于高速串行BCD 码除法的数字频率计的设计
基于高速串行BCD 码除法的数字频率计的设计
VHDL/FPGA/Verilog 这是一个用verilog语言设计的数字频率及的源代码
这是一个用verilog语言设计的数字频率及的源代码，上传一下，供大家研究
VHDL/FPGA/Verilog 这是我课程设计做的数字频率计的设计
这是我课程设计做的数字频率计的设计，不知道会不会太简单或者重复了。
VHDL/FPGA/Verilog 简单的数字频率计
简单的数字频率计，source为输入，可以测量其频率，在maxplux中使用，需要标准的1hz时钟信号。