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环签名 的查询结果
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VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛,本例用VHDL描述了一个锁相环作为参考,源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF ...
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matlab例程 数字锁相环DPLL实例程序
数字锁相环DPLL实例程序,帮助理解PLL的结构和详细原理
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特征提取:重点是几何特征(环,交叉点,端点)和变换,例子就是这些几何特征的提取。
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单片机开发 采用4046实现的10m以下信号的锁相环 电路图。
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电路图。
DSP编程 本程序是在CCS6.0的环环境下运行的
本程序是在CCS6.0的环环境下运行的,可以完成实时图像的边缘检测!效果很好!运用时只要在编译环境下即可通过的!